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전전설2 성결대 논리회로 두더지 잡기 pld 장단점 실험12 멀티플렉서 아날로그 FPGA 디지털논리 fpga
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"논리회로설계 및 실험" 검색결과 761-780 / 1,963건

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    서울시립대학교 전전설2 5주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)
    하여 Combinational Logic을 설계 및 실험한다. Encoder/Decoder, Mux/Demux 등을 설계한다. 다양한 설계 방법 등을 실험한다.나. Essential Backgrounds ... 가 바뀌기 전까지 계속 유지하는 회로이다. 따라서 출력 Q을 0 또는 1로 상태전이가 필요하다. 래치 종류에 따라 입력은 한개 또는 두개를 사용한다.논리 회로 시스템 설계에서 경우 ... & Methods (실험 장비 및 재료와 실험 방법) ‥‥ 9가. 수행 과제 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 9
    Non-Ai HUMAN
    | 리포트 | 28페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15
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    [디지털실험] 반가산기와 전가산기 예비리포트
    - 실험제목반가산기와 전가산기- 목적(1) 반가산기와 전가산기의 원리를 이해한다.(2) 가산기를 이용한 논리회로의 구성능력을 키운다.- 이론(1) 2진 연산(Binary ... 개의 digit로 결과가 얻어진다.(2) 반가산기2진 덧셈을 살펴보면 2-입력(A, B)의 논리회로는 exclusive-OR게이트와 같은 출력을 나타내고 있다. 따라서 ... 으로부터 1개의 자리올림수도 동시에 가산을 할 수 있는 회로로서 와 같이 두 개의 반가산기와 1개의 OR 게이트로 구성할 수 있다.- 실험 준비물(1) 전원공급기(GW GPC-3020A
    Non-Ai HUMAN
    | 리포트 | 2페이지 | 1,500원 | 등록일 2020.05.21
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    디지털 시스템 설계 및 실습 7-세그먼트 FND 디코더 설계 verilog
    7-세그먼트 디코더 설계1. 실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. FPGA에서 한 자리의 16진수는 4비트에 저장되며, 7-세그먼트에 출력 ... 자리 16진수를 출력하기 위해 디코더를 설계한다.2. 7-세그먼트 FND 디코더의 진리표10진수입력출력bcd[3]bcd[2]bcd[1]bcd[0]abcdefg
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02
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    (완전 세세한 정리, 끝판왕) 시립대 전전설2 6주차 Lab06 결과 레포트 Sequential Logic 1, 전자전기컴퓨터설계실험2,
    전자전기컴퓨터공학부 설계 및 실험2Post Lab-06Sequential Logic 1(Flip-Flop, Register, SIPO, counter)실 험 날 짜학 번이 름목차 ... 하였다. 이 실험의 결과값은 0과 1을 도출해내면 되는 실험으로 오류 없이 원하는 값을 확인할 수 있었다. 하지만 논리회로보다 고려해야할 사항이 더 많아서 각각의 경우를 잘 알 ... =1000Q=1100Q=1110Q=0111Q=0011Combo box 실험결과실습5는 같은 4bit SIPO 레지스터를 for문으로 설계한 경우다. 실습4에는 총 두번의 데이터 값
    Non-Ai HUMAN
    | 리포트 | 25페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24
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    결과보고서(6 멀티플렉서)
    번 실험을 통해서.. 조합논리회로 중 서로 반대 기능을 가진 멀티플렉스와 디멀티플렉스에 관해서 동작원리를 이해하고 중첩해서 더 큰 멀티플렉서를 구성도 해 보았다. (a), (b ... 실험제목 :멀티플렉서- 결과보고서[결과 및고찰](a) 4-to-1 멀티플렉서회 로 도결 과 값입 력출 력D_{ 3}D _{2}D _{1}D _{0}S_{ 1}S _{ 0}=00S ... _{ 0} 의 논리상태를 보도록 구성되었다.실험결과, 먼저 아무 입력이 없을 때는 출력도 없었다. 앞 페이지의 그림 1의 표를 반대로 생각해볼 때S_{ 1}=0,S_{ 2}=0
    Non-Ai HUMAN
    | 리포트 | 6페이지 | 3,000원 | 등록일 2020.10.14
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    시립대 전전설2 [4주차 예비] 레포트
    전자전기컴퓨터설계실험 ⅡPre-report4주차: Combinational Logic을 설계 및 실험1. Introduction (실험에 대한 소개)가. Purpose of ... 다.회로도는 입력 3개( A, B, C in ), 출력 2개( S, C out) 으로 이루어진다.2. Materials & Methods (실험 장비 및 재료와 실험 방법)가. 실험 ... -Always 구문과 initial 구문 두 가지 모두 행위수준 모델링에서 쓰이는 구문이다. 조합논리회로와 순차논리회로의 설계, 설계된 회로의 시뮬레이션을 위한 테스트 벤치의 작성에 사용
    Non-Ai HUMAN
    | 리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29
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    기계공학응용실험 A+, 9장 PLC 응용실험
    은 프로그램 가능 제어기의 언어이다. 래더 다이어그램은 논리 AND 연산자의 직렬회로나 논리 OR의 병렬회로에 분석이 용이하다.(3) PLC의 작동원리PLC는 입출력장치 및 ... 한다. 이후 (3)에서 X003(2번실린더 전진센서)에 신호가 입력이 되어 M1의 시퀀스 자기유지회로가 중단된다.(7) 종료5. 결론 및 고찰이 실험은 산업 현장에서 실용적으로 자동 제어 ... 내용본 실험에서는 PLC의 동작이해를 위한 입출력점 간의 결선을 통한 시스템 동작의 확인, 래드 다이어그램 작성과 실행을 통한 스테핑 모터의 제어 및 선형운동 모듈의 이송을 제어
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2020.01.03
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    실험 제목: R, L, C 수동소자와 TTL IC
    하여 구분할 수 있도록 하였다. TTL IC칩은 내부 회로구성 설계 방식에 따라 Bipolar와 CMOS방식으로 제작되며 집적도, 전력소모 및 처리속도 등을 7400시리즈 중간 ... cDC전압 측정 보다는 AC전압을 측정하기 위하여 개발된 방비로 아날로그 전압의 주파수, 진폭등의 변화를 그려주는 기능을 한다.실험회로 및 시뮬레이션결과유의사항실험과정에서 560W ... 에 회로를 구성한다. TTL 논리게이트의 입력 판에 5V와 0V를 인가하면서 디지털멀티미터로 출력값을 측정하고 마찬가지고 오실로스코프를 이용하여 출력값을 측정한다.- 실험 소모품
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    | 리포트 | 5페이지 | 1,500원 | 등록일 2020.01.23
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  • 자료 표지
    실험23_계수기 회로_결과레포트
    실험23. 계수기 회로실험일 : 2000 년 00 월 0 일제출일 : 2000 년 00 월 0 일학 과학 년분 반조학 번성 명전자전기공학부2▣ 결과보고서1. 실험이론⑴ 계수기 ... }를 CH2로 출력 및 관찰한다.⑷ 오실로스코프를 통해Q _{0}을 CH1,Q _{1}를 CH2로 출력 및 관찰한다.3. 실험결과실험1. IC칩을 이용한 MOD-4 계수기 구동* CH1 ... 하였다. 그렇지만 다시 이 신호를 다른 JK FF의 Clock으로 사용하여 출력한 JK FF의 신호에서 진폭의 감소가 없었음을 보았을 때 설계상의 한계 출력치로 추정할 수 있었다. 물론 논리적인 참 거짓 판별에서는 문제가 없었으며, 2진 계수기로서 올바르게 설계되었음을 보였다.
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    | 리포트 | 3페이지 | 1,000원 | 등록일 2020.04.15
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    서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 예비 보고서
    디지털논리회로실험예비 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. 실험 목적1) 메모리 소자들의 동작 원리와 활용 방법을 이해한다.2 ... 1) ROM (Read Only Memory)반도체 기억 장치의 하나이며 일단 저장된 내용은 전원을 제거하여도 지워 지지 않는다는 특성 이 있다. 회로 설계 관점에서는 n개의 입력 ... 과 b개의 출력을 갖는 조합논리회로로 볼 수도 있다. [그림 1]은 이러한 ROM의 일반적인 구조를 나타낸다. ROM 중에서 대표적으로 사용되어 온 EPROM의 경우 저장된 데이터
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    | 리포트 | 7페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24
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    전자전기컴퓨터설계실험2(전전설2) (4) Arithmetic Logic and Comparator
    -bit Comparator (47)Ⅲ. 결론 (53)Ⅳ. 참고문헌 (54)1Ⅰ. 서론11. 실험 목적본 레포트에서는 베릴로그 HDL을 사용하여 조합 논리를 설계 및 실험 ... 한다. 산술 연산 논리와 비교기에 대해 행위수준 모델링 또는 module instatiation을 이용한 구조적 설계 등을 실험하고, 설계한 논리를 시뮬레이션하기 위한 테스트 벤치를 작성 ... 한 후 장비로 동작을 확인한다.2. 실험 이론2.1. Adder가산기란 덧셈 연산을 수행하는 논리 회로이며 디지털 회로, 조합 회로의 하나이다. 가산기는 산술 논리 장치뿐만 아니
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    | 리포트 | 54페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29
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    전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO
    . 결론 (43)Ⅳ. 참고문헌 (44)1Ⅰ. 서론1. 실험 목적본 보고서에서는 베릴로그 HDL을 사용하여 순차 논리를 설계 및 실험한다. 플립플롭과 레지스터, SIPO를 행위수준 모델링 ... 으로 구현하고, 설계한 논리를 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.2. 실험 이론2.1. Combinational Logic디지털 회로 이론에서 조합 ... 의 논리회로가 간단하다. 디지털 시스템 설계에서의 회로를 구성할 때, 조합 논리와 결합하여 순차 회로의 기능을 구현하는 중요한 요소이다. 마이크로프로세서와 같은 디지털 로직
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    | 리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29
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    서울시립대학교 전전설2 2주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)
    (Field Programmable Gate Array) Hyperlink \l "주석5" [5]FPGA는 설계 가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이 ... 나. Essential Backgrounds (Required theory) for this Lab ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 32. Materials & Methods (실험 장비 및 ... . Introduction (실험에 대한 소개)가. Purpose of this LabLab-03에서 Verilog HDL 언어를 이용하여 디지털 회로를 디자인하기에 앞서
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    | 리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.10.24
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    논리 대수와 드모르간 정리, 간소화 결과보고서 A+
    Experiment-Report(4장 논리 대수와 드모르간 정리, 간소화)1. 실험목적실험적으로 Boolean 대수의 여러 법칙을 증명한다.규칙 10과 11을 증명할 회로를 구성 ... 한다.실험적으로 4입력 변수를 갖는 회로의 진리표를 결정하고, 수학적으로 등가인지를 증명하기 위해 드모르간 정리를 이용한다.2. 자료 및 관찰1.A + 0 = A의 회로구성 ... 로만 들었던 함수 발생기, 오실로스코프를 직접 다뤄보면서 익숙해졌고, 디지털 공학 수업과 논리회로설계 시간에 배운 Timing-Diagram에 대해 직접 구현해보아서 의미가 있
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2020.03.05 | 수정일 2020.03.12
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    기초전자설계및실험 예비보고서 JK Flip-Flop과 클락생성
    다.실험회로 및 시뮬레이션 결과4.1)JK Flip-Flop설계문제 1 : NAND와 NOR게이트 조합-그림 9.1과 같이 NOR와 NAND 게이트 조합한 동기식 JK Flip ... 를 확인한다.-JK Flip-Flop SN7476/7478 내부 회로도와 설계문제 2)의 NAND또는 NOR게이트 활용실험에서 구성한 회로도를 비교하고 차이점을 확인한다.-실험 전 예비 ... 며 오차가 적도록 소자 값을 선택한다.-실험 전 예비보고서를 준비할 때 수동진동자를 이용하여 주어진 클락 값을 얻기 위한 회로를 설계한다.-실험 전 예비보고서 준비할 때 NE555
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30
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    시립대 전전설2 [3주차 예비] 레포트
    this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용 ... (베릴로그)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다."라고 위키백과에서 정의되어있습니다, 한마디로 어떤 하드웨어 ... 전자전기컴퓨터설계실험 ⅡPre-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of
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    | 리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29
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  • 자료 표지
    광운대학교 전기공학과 1학년 실험6
    을 이해하고 이를 실제 회로설계에 적용함으로써 논리회로를 다루는 능력을 키운다.◆관련 이론◆☑ 논리게이트의 조합앞의 실험2에서 다루었던 기본적인 논리게이트 요소들을 결합하면 이론 ... 실험 6. 논리조합회로의 설계전기공학과◆개요◆논리게이트의 조합으로 복잡한 논리적 함수관계를 구현하는 연습을 행한다. 또한 불 필요하게 복잡한 논리함수를 단순화시키는 방법 ... 으로 karnaugh map을 응용하는 방법을 익히고 don't care 조건을 다루는 예를 실습한다.조합논리회로 설계의 실례로 덧셈기의 회로를 구현해 본다. 반가산기와 전가산기의 기본동작
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2019.06.30
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    디지털회로실험 텀프로젝트 3비트 가산기를 이용한 7세그먼트 디스플레이
    . 회로도 및 구성※ 패턴도 (점프선 3개 사용)※ 회로구성 (기판 앞)※ 회로구성 (기판 뒤)4. 실험 결과5. 고찰이번 텀 프로젝트는 3비트 가산기를 이용한 7세그먼트 디스플레이 ... 였고 패턴도도 점프선을 최소한으로 하는 방향으로 완성했다. 앞서 실험실 개방 때 회로도가 제대로 작동함을 확인하였지만 막상 텀 당일에 설계해보니 납땜이 미숙하여 시간이 오래 걸렸 ... 고, 점프선을 작게 사용하여 패턴도를 작성하다보니 작업 시 생각보다 어려움이 많았다. 디스플레이 출력이 제대로 나왔고 이번 실험을 통해 회로 구상과 설계뿐만 아니라 실질적인 작업의 숙련도 또한 중요하다고 느꼈다.
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    | 리포트 | 9페이지 | 10,000원 | 등록일 2020.04.21 | 수정일 2022.11.11
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    서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 예비 보고서
    디지털논리회로실험예비 보고서[3주차]실험 3. Decoders and Encoders1. 실험 목적1) 일반적인 binary decoder의 동작 원리를 이해한다.2) 7-s ... ) Decoder하나의 코드 체계를 다른 코드 체계로 변환하는 논리 회로이며 일반적으로 입력이 출 력에 비해 더 적은 bit수를 갖는다. 대표적으로 n-to-2^{ n} binary ... 므로 논리 회로는 [그림 4]처럼 구현될 수 있다.[그림 4]2) EncoderDecoder와 반대의 기능을 하는 논리 회로이며 일반적으로 입력이 출력에 비해 더 많 은 bit수를 갖
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24
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    7세그먼트 디코더 실험보고서
    로, 1은 0으로 수정하여 설계하면 된다.[세그먼트 디코더의 회로도]3. 실험 예비보고3.1 기초 이론의 식 (1)과 같이 실험 4의 [표 4-2] BCD/10진수 디코더의 부울 함수 ... 방법 및 순서5.1 실험 예비 보고 3.3에서 설계한 4진수/2진수(4-line to 2-line) 우선 순위 인코더를 AND, OR, NOT 게이트를 사용하여 구성하라.5.2 ... 진수/2진수(4-line to 2-line) 우선순위 인코더(큰 숫자가 우선순위가 높음)의 출력 A와 B에 대한 논리함수를 나타내고, AND 및 OR 게이트로 구성된 4진수/2진수
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    | 리포트 | 8페이지 | 1,000원 | 등록일 2020.04.26
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2025년 12월 08일 월요일
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