디지털 시스템 설계 및 실습 7-세그먼트 FND 디코더 설계 verilog

소개글

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목차

1. 실습 목적

2. 7-세그먼트 FND 디코더의 진리표

3. 7-세그먼트 FND 디코더의 블록도

4. 7-세그먼트 FND 디코더의 Verilog 코드
1) fnd.v
2) tb_fnd.v

5. 실습 결과 화면

본문내용

1. 실습 목적
하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. FPGA에서 한 자리의 16진수는 4비트에 저장되며, 7-세그먼트에 출력하려면 디코딩 해야 한다. 이 실습에서는 스위치 입력으로 저장된 0x0~0xF 사이의 한 자리 16진수를 한 자리 7-세그먼트에 출력하고, 8비트의 슬라이드 스위치로 입력된 두 자리 16진수를 출력하기 위해 디코더를 설계한다.

<중 략>

4. 7-세그먼트 FND 디코더의 Verilog 코드
1) fnd.v
module fnd(clk,bcd,fnd_data, fnda, fndb, fndc, fndd, fnde, fndf, fndg);

input [3:0] bcd;
input clk;
output reg [6:0] fnd_data;
output reg fnda;
output reg fndb;
output reg fndc;
output reg fndd;
output reg fnde;
output reg fndf;
output reg fndg;

always @(posedge clk)
begin
case (bcd)
4'b0000 : begin fnd_data = 7'b1111110; fnda = 1'b1; fndb = 1'b1; fndc = 1'b1;fndd = 1'b1;fnde = 1'b1;fndf = 1'b1;fndg = 1'b0; end

참고 자료

없음