실험23_계수기 회로_결과레포트

목차

1. 실험이론
2. 실험과정
3. 실험결과
4. 실험고찰
5. 참고문헌

본문내용

1. 실험이론

⑴ 계수기 회로
계수기는 JK flip-flop(이하 FF)의 toggle동작을 이용하여 입력되는 Clock의 수를 세는 디지털 회로이다.

계수기내의 JK FF은 외부 CLK신호로 동작하게 된다. 이때 JK입력은 모두 1이 인가된 상태로서 JK FF이 작동할 때에 무조건 toggle이 일어나도록 설계되어 있다.
JK FF의 동작은 CLK가 인가될 때 NGT(neagtive edge)에서 구동된다. 따라서 CLK의 pulse로 인한 출력 의 값이 다음 toggle이 일어날 때까지 0과 1의 한 주기 duration만큼 유지된다. 따라서 의 주기는 CLK의 두 배이다.

참고 자료

대한전자공학회 편, 「전자전자기초실험」 파주 : 청문각, 2013.
Tocci Ronald J.외 2인, 「디지털 시스템」 신인철 외 2인 공역, 서울 : PEARSON, 2011.