시립대 전전설2 [3주차 예비] 레포트

최초 등록일
2019.07.29
최종 저작일
2018.09
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목차

Ⅰ. Introduction (실험에 대한 소개)
1. Purpose of this Lab
2. Essential Backgrounds for this Lab
Ⅱ. Materials & Methods (실험 장비 및 재료와 실험 방법)
1. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서
Ⅲ. Supposed Data and Results of this Lab (예상 실험 결과)
1. 다음의 constant의 의미와 실제로 비트로 표현했을 때 어떻게 나타나는지 조사하시오.
2. Verilog 에서 wire 형과 reg 형의 차이점을 조사하시오
3. Verilog reg 형 변수 a 가 있을 때, 다음의 경우 a 의 값을 조사하시오.
4. In-Lab 과제에 있는 각 문제들을 Verilog HDL 언어로 코딩하시오.
Ⅳ. Reference (참고문헌)

본문내용

Essential Backgrounds for this Lab
베릴로그
Verilog Hardware Description Language라고 표현합니다. "IEEE 1364로 표준화 된 Verilog(베릴로그)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다."라고 위키백과에서 정의되어있습니다, 한마디로 어떤 하드웨어를 언어 형태로 기술해서 그 결과물을 Logic synthesizer에 전달해 주는 것이 베릴로그 HDL이라고 할 수 있습니다.

< 중 략 >

시뮬레이션을 위해 initial 등의 문을 사용하여 실행 조건을 갖춰놓은 모델링 기법이다. 시뮬레이션에는 유리하나 칩설계를 위해서는 수정을 거쳐야 한다

<썸네일 참고 부탁드립니다.>

참고 자료

http://electrofriends.com/source-codes/digital-electroninc/verilog-hdl/verilog-hdl-program-for-nor-logic-gate/
http://blog.naver.com/PostView.nhn?blogId=culonion&logNo=80021035831
http://electrosofts.com/verilog/introduction.html
https://blog.naver.com/zzeri0913/100099013630

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