전자전기컴퓨터설계실험2(전전설2) (4) Arithmetic Logic and Comparator

소개글

"전자전기컴퓨터설계실험2 (4) Arithmetic Logic and Comparator"에 대한 내용입니다.

목차

Ⅰ. 서론
1. 실험 목적
2. 실험 이론
2.1. Adder
2.1.1. Half Adder
2.1.2. Full Adder
2.1.3. 4-bit Ripple Carry Adder
2.2. 4-bit Comparator

Ⅱ. 본론
1. 실험 장비
2. 실험 방법
2.1. Half Adder
2.2. Full Adder
2.3. 4-bit Adder
2.4. 4-bit Comparator
3. 실험 결과
3.1. Half Adder
3.2. Full Adder
3.3. 4-bit Adder
3.4. 4-bit Comparator

Ⅲ. 결론

Ⅳ. 참고문헌

본문내용

Ⅰ. 서론
1. 실험 목적
본 레포트에서는 베릴로그 HDL을 사용하여 조합 논리를 설계 및 실험한다. 산술 연산 논리와 비교기에 대해 행위수준 모델링 또는 module instatiation을 이용한 구조적 설계 등을 실험하고, 설계한 논리를 시뮬레이션하기 위한 테스트 벤치를 작성한 후 장비로 동작을 확인한다.

2. 실험 이론
2.1. Adder
가산기란 덧셈 연산을 수행하는 논리 회로이며 디지털 회로, 조합 회로의 하나이다. 가산기는 산술 논리 장치뿐만 아니라 주소값, 테이블 색인 등을 더하는 프로세서의 한 부분으로 사용되고 있다. 이진화 십진법, 3 초과 부호와 같은 여러 가지 수학적 연산을 수행하는 가산기를 구성할 수 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를 표현하는 경우, 가산기를 가감산기로 사용한다. 다른 숫자의 부호 표현의 경우 더 복잡한 가산기를 필요로 한다.
전자 계산기가 발명된 당시에는 진공관에 의해서 구성되었고 현재는 집적 회로로 설계되어서 다양한 기능을 가지는 것이다. 입력 신호 전압의 덧셈을 출력하는 디지털 회로를 가산 회로라고도 부른다.

2.1.1. Half Adder
반가산기는 이진수의 한 자리수를 연산하고, AND, OR, NOT의 세 가지 종류의 논리 회로만으로 구성할 수 있다. 입력 A와 입력 B, 자리 올림수(C), 출력(S)의 관계를 보여주는 진리표와 회로도는 다음과 같다.

2.1.2. Full Adder
전가산기는 이진수의 한 자리수를 연산하고, 하위의 자리 올림수 입력을 포함하여 출력한다. 하위의 자리 올림수 출력을 상위의 자리 올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 하나의 전가산기는 두 개의 반가산기와 하나의 OR로 구성된다. 입력이 3개 존재해서 (입력 A, 입력 B, 자리 올림수 입력) 모두 대등하게 동작한다. 하지만 회로 상에서 3개 입력이 대칭되어 있다고는 할 수 없다.

참고 자료

「전자전기컴퓨터설계실험2 Arithmetic Logic and Comparator」, 『서울시립대학교 전자전기컴퓨터공학부』.
「가산기」, 『Wikipedia』. (2018.09.15) <https://ko.wikipedia.org/wiki/%EA%B0%80%EC%82%B0%EA%B8%B0> (2018.10.08.)