"systemverilog 실습"의 검색결과 입니다.

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"systemverilog 실습" 검색결과 21-40 / 114건

[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

an Introduction to the Verilog HDL.5) 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.6) ㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법 ... Pre-reportSequential Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... Logic을 설계 및 실험하고, Finite State Machine 등을 설계 실습한 뒤, 로직을 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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vhid 전가산기 이용 설계 보고서

, Cout = 1A, B, Cin 모두 1이면 S = 1, Cout = 1전가산기 설계 과정을 통해 조합논리회로를 Verilog로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통 ... 가산기에 대한 실습을 Quartus안에 있는 Verilog를 통해 실험해 보았다. 전가산기는 3비트 입력과 2비트 출력으로 구성되며 2진수를 덧셈하는 가산기다. 처음에는 전가산기 ... 으로도 배우므로 전가산기에 대한 이해도가 높아졌다. 이밖에도 디코더, 반가산기, 인코더 등등 많은 디지털 시스템이 있지만 설계 실습을 통해서 많이 알아가면 모든 디지털 시스템에 대한

리포트 | 6페이지 | 1,500원 | 등록일 2020.12.11

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디지털시스템설계실습 논리게이트 결과보고서

디지털시스템 설계 실습 1주차 결과보고서학과전자공학과학년학번성명1.실습결과p119 1번, p121 1-2번1. 그림과 같은 회로의 진리표를 작성하라.ABCF1F20 ... Verilog 또는 VHDL 템플릿에 따라 설계한다.2.연습문제1번 다음 그림과 같은 회로에 대해 답하라.(a) 다음 지점의 논리식을 표현하라.W = A’B’C’X = AB’C’Y ... 00010010010011010000001100001000101101000011000001110000(c) (a)에서 세운 논리식을 이용해 회로를 Verilog 또는 VHDL로 표현하라.2번 다음 회로에 대한 논리식을 세우고, 진리표를 작성한 후

리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16

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충북대 디지털시스템설계 결과보고서4

디지털시스템설계 실습 결과보고서학번이름1. 실험 제목Dedicated Microprocessor2. 실험목표(1) Dedicated Microprocessor 중 ... 주에 배운 FSM이기 때문에 참고하여 작성할 수 있었다. datapath와 control unit을 만들어 이를 verilog 코드로 구현하는 것이 좀 어려웠던 것 같다. 그래도 처음 실습 때에 비해 verilog 문법과 코드 작성에 비교적 익숙해진 것 같다. ... Summation of n down to 1을 verilog를 통해 설계한다.(2) Simulation을 통해 결과를 확인한다.3. 실험 내용FSMCurrent StateNext State(i

리포트 | 4페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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BCD 가산기 설계 결과보고서

디지털시스템 설계 실습 7주차 결과보고서학과전자공학과학년3학번성명※BCD 가산기 설계1. 그림[3-46]의 블록도와 같이 두 BCD의 입력을 받아 7-세그먼트 FND에 BCD ... “1101”“0010”0B2. n비트 가산기/감산기의 예에서 입출력 비트 수가 많아질수록 Schematic으로 설계 할 때와 Verilog 또는 VHDL로 설계할 때의 장단점을 설명 ... 하라.Schematic ; 비트 수를 고정해서 설계해야 한다. 감산기로 동작할 경우 빼는 수의 2의 보수를 취해서 더해야 한다.Verilog, VHDL ; 가산회로는 부호를 고려

리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab02(결과) / 2021년도(대면) / A+

Post-reportSchematic Design with Logic Gates실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어 ... 한다.나. 실험 이론(1) ASICa. ASIC의 이해- 특정한 전자/정보통신 제품에 사용할 목적으로 설계된 비메모리 반도체 칩으로, 복잡한 큰 디지털 시스템은 앞서 소개한 TTL ... 등으로 제작할 수 없고 고집적 ASIC으로만 가능하다.b. ASIC의 장점.- 제품의 고집적화, 소형 경량화, 성능 향상- 저전력화, 시스템 기술 보호- 경쟁력 강화- 신뢰성 향상

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.15

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충북대 디지털시스템설계 결과보고서2

디지털시스템설계 실습 결과보고서학번이름1. 실험 제목4-bit Multiplier Design2. 실험목표(1) 4-bit Multiplier design을 coding한다.(2 ... 에서는 q가 1000이기 때문에 출력 p는0110 TIMES 1000=00110000이다.5. 비고 및 고찰이번 실험은 4-bit Multiplier를 verilog code를 통해 ... 었다. 이번 실험을 통해 verilog 코드로 multiplier의 기능을 구현하는 법을 배웠는데 지난번 adder보다 동작원리가 좀 더 복잡했던 것 같다. 또한 아직 프로그램 사용

리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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충북대 디지털시스템설계 결과보고서1

디지털시스템설계 실습 결과보고서학번이름1. 실험 제목1-bit Full Adder Design2. 실험목표(1) Structural modeling과 Data-flow ... , 20ns마다 반복됨을 알 수 있다.5. 비고 및 고찰이번 실험은 1-bit Full Adder를 verilog로 design 해보는 실험이었다. 프로그램 사용이 아직 미숙 ... 은 ppt를 참고하였기 때문에 실험 결과는 의도한 대로 제대로 나올 수 있었다. 이번 실험을 통해 verilog의 modeling 방법인 Structural modeling과 Data

리포트 | 3페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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충북대 디지털시스템설계 결과보고서5

디지털시스템설계 실습 결과보고서학번이름1. 실험 제목LED Controller DesignFPGA 7-Segment 구동 Design2. 실험목표(1) LED Controller ... 를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.(2) FND Timer를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.3. 실험 내용(1) LED ... 이 0이 되고 마지막 KEY 입력에서는 모든 LED의 출력이 0이 되는 것을 확인할 수 있다.또한 실습시간에 FPGA 동작을 촬영하지 않아 사진을 첨부하진 못했지만 Mode

리포트 | 8페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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디지털시스템설계실습 전감산기 결과보고서

디지털시스템 설계 실습 2주차 결과보고서학과전자공학과학년3학번성명※전감산기 설계(진리표. 논리식. 동작표현)1. 전감산기 연산은 다음과 같다. 이 식은 x에서 y를 빼는 것이 ... 의 논리식에서 기본 게이트를 이용해 전감산기의 블록도를 그려라.1. 전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.① 논리조합회로를 이용② if~then ... ~elsif~end if형식2. Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.연습문제2. 전감산기

리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(결과) / 2021년도(대면) / A+

Post-reportSequential Logic 2실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... Logic을 설계 및 실험하고, Finite State Machine 등을 설계 실습한 뒤, 로직을 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 ... 이론(1) Finite State Machine(FSM)- FSM은 정해진 개수의 상태를 가지고, 상태의 천이를 통해 출력을 생성하는 회로로서, 디지털 시스템 제어회로에 폭 넓

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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시립대 전전설2 Velilog 결과리포트 3주차

Verilog HDL 실습 3주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... Modeling)6. 토의7. 결론8. 참고 문헌1. 실험 목적- Xilinx ISE 프로그램의 Verilog를 이용하여 로직 게이트를 설계하고 프로그래밍 해본다.2. 배경 이론2 ... 던 이전 실험과 달리 Verilog HDL 코드를 작성하여 실험을 하기 때문에 복잡하고 생소한 Verilog HDL 문법을 이해하고 숙지한 상태가 아니라면 회로를 설계하는데 어려움

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

었으므로 In lab combo box 실습 시에도 정확한 출력이 나올 것으로 예상한다.참고 문헌Verilog-HDL 문법 (교안 폴더 내 파일)서울시립대학교 에듀클래스 ‘전자전기 ... machine과 mealy machine의 차이점에 대해 학습하고 Verilog HDL을 이용해 moore machine을 설계한다. 이 때 module instantiation을 이용 ... 의 개수는 유한)의 천이를 통해 출력을 생성하는 회로로 디지털 시스템 제어회로에 폭넓게 사용된다. FSM은 다음 상태를 결정하는 조합회로 블록, 현 상태를 저장하는 순차회로 블록, 출력

리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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디시설설계실습

디지털시스템설계 실습3 결과보고서학번이름1. 실험 제목Detect 101 Machine Design2. 실험목표Detect 101 Machine Design-Verilog ... 다.5. 비고 및 고찰1학기 디지털 공학 마지막 시간에 moore 머신과 mealy 머신을 배웠었는데 실습으로서 다시 배워보니 색달랐다. 실험에서 초기 state값은 왜 이진수

리포트 | 3페이지 | 2,500원 | 등록일 2020.11.15

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크기비교기 verilog 설계

와 b는 서로 상대적인 크기를 결정하여 a>b, a=b, a ... 제목 - 크기비교기 설계실습 목적크기 비교기 회로는 두 수 중에서 한 수가 크고, 같고, 작다는 것을 결정하는 회로이다. 이 회로는 조합논리회로이며 두 수를 비교한다. 입력 a

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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클럭분주회로설계 verilog 설계

에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.실습 내용실습결과Verilog, VHLD설계1. 클럭 분주회로를 verilog로 설계 ... 제목클럭 분주회로 설계실습 목적많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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패리티체크 verilog 설계

’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. 홀수 ... 제목패리티 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신 측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1 ... 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.ParityCheck.vtb

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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병렬-직렬 변환회로 verilog 설계

을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. 병렬-직렬 변환회로를verilog로 설계한 코드spConverter ... 제목병렬-직렬 변환회로 설계실습 목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. 레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때마다 저장된 데이터를 1 ... 비트씩 이동시킨다. 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비트씩 출력시키는 병렬-직렬 변환회로도 설계할 수 있다. 이 실습

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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업다운 카운터 verilog 설계

알아본다.실습 내용실습결과Verilog설계-BCD 동기식 카운터의 상태도- BCD 가산기의 Verilog 코드 기술counter.vtb_counter.vmodule counter(clk ... 제목동기식 BCD 카운터 설계실습 목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상샐활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수 ... 씩 증가하도록 한다. 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해

리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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순차검출기와 32x8 sram verilog 설계

제목 - 실험 결과 보고서실습 목적앞에서 실습한 순차회로 설계는 상태가 천이하는 조건이 단순했는데, 입력이 많아지고 조건이 복잡해지면 상태 천이 조건도 복잡해진다. 다양한 조건 ... 을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- 순차 검출기의 상태도- Verilog 코드 기술SD.vmodule SD(stepCLK

리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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