"Verilog-HDL"의 검색결과 입니다.

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verilog 결과보고서 논리 전전설2 verilog hdl Verilog CPU verilog디지털시계 vivado verilog 동기 비동기

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"Verilog-HDL" 검색결과 341-360 / 398건

연세대 전기전자 기초실험 10. 플립플롭과 카운터 설계 실험 (예비보고서)

시뮬레이션 수행 ① Master/Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오.Master/Slave J-K 플립플롭에 대한 verilog HDL 코드 ... ① 플립플롭의 동작원리 이해 ② 플립플롭을 이용한 쉬프트 레지스터의 동작원리 이해 ③ 다양한 종류의 카운터 동작원리 이해 ④ 플립플롭 및 카운터에 대한 verilog

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| 리포트 | 6페이지 | 1,000원 | 등록일 2007.12.30

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디지털회로 [ 주파수 분주기 _ 사전 ]

10. 주파수 분주기-사전 보고서-제출일실험조이름07-11-10? 실험목적이번 실험의 목적은 Verilog HDL을 사용한 회로 설계 방법과, Quartus, FPGA 사용법 ... /24 배 분주기를 verilog HDL로 표현하였다.? 1/24 배 분주기 - Verilog HDL 소스 코드module Div_2n (clk_16M, out_8M, out_4M ... 을 익혀 7-세그먼트 및 각종 카운터를 설계, 동작해보는 것이다.? 이론1. 2n 배 주파수 분주기? 주파수 분주기는 입력되는 주파수 신호 fi 을 입력받아 아래와 같은 출력을 내보내

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| 리포트 | 3페이지 | 1,000원 | 등록일 2008.04.09

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7-Segment 를 이용한 디지털 시계(디지털논리회로프로젝트)

되어 입력된 숫자에 따라 Display이가 되도록 구성되어 있다. 아래는 위 카운터에서 사용하는 JK F/F과 7-Segment에 대한 Verilog HDL code를 나타내었다. 아래 code는 이미 이전 실험에서 사용하였던 것이기 때문에 주석은 생략하도록 하겠다. ... 1. Purpose - Training Kit에서 지원하는 1 MHz 수정발진기의 출력 및 7-Segment를 사용한 디지털 시계의 설계. • 설계 사양① Reset 시 ... 00:00:00 가 됨② 1 MHz 수정발진기를 사용할 것③ 초 단위 Display④ 10분당 오차가 2초 이내일 것⑤ 7-Segment를 이용한 Display2. Approach

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| 리포트 | 9페이지 | 1,500원 | 등록일 2009.05.23

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[디지털 설계 언어] [쿼터스 / Verilog 설계] 2x4 Decoder / 4x1 MUX Behavioral Modeling / D flip-flop

으로 추측된다. 3번째는 출력 핀이 커패시턴스를 할당하지 않았다는 경고문,4번째는 핀들이 사용하지 않는 설정이 되지 않았다는 경고문이었다.② Gate-level Modeling코드 ... flip-flop① D flip-flop(posedge clock, negedge reset)코드시뮬레이션 결과코드를 해석해보면 always문에서 clock의 positive edge ... 일 때 D값과 reset값을 확인하고 Q값을갱신하고, reset의 negative edge일 때 Q값을 0으로 갱신하므로 이 D flip-flop은 비동기식

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| 리포트 | 6페이지 | 1,000원 | 등록일 2014.08.11 | 수정일 2016.06.13

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디지털 논리 실험, 멀티플렉서와 디멀티플렉서, 인코더, 디코더 예비 보고서

더)Ⅲ. Verilog HDL Code1) 1. 4×1 MUX의 Verilog HDL 코드module MUX_4_TO_1 ( I0, I1, I2, I3, Y, S );input I ... 한 데이터를 선택하여 하나의 출력선으로 내보내는 회로이다. 그림 1.(a)에 4-to-1 멀티플렉서 회로를 나타내었다. 이 멀티플렉서는 4개의 입력을 가지므로 선택선은 2개가 되어야 그 ... 을 통해 들어오는 신호를 선택신호의 제어에 따라 복수개의 출력중 하나로 내보내는 회로이다. 그림 2.(a)에 1-to-4 디멀티플렉서 회로를 나타내었다. 출력선이 4개이므로 선택선

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| 리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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실험 18 타이머 만들기

2011-2 Digital Circuit Experiments실험 18. Verilog HDL를 이용한 TIMER결과보고서제출일2011. 12. 1전공전자공학조5조학번(탑 모듈 ... 변수를 선언하고, 입력변수에 대해 비트수와 초기 값 “0” 을 설정했다.-시간 설정 입력 신호 생성 블록-always @ (posedge Clk_1M)beginif (Stop_run ... Inc_sec = 1 을 입력하고 아니면 0을 입력한다. 분단위인 Sw_min에 대해서도 같은 과정을 반복한다.-시간 설정 블록-always @(posedge Clk_1M

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| 리포트 | 5페이지 | 3,000원 | 등록일 2012.01.26

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디지털 논리 실험, 기본 논리 게이트 결과 보고서

, 그림 1-4와 같이 Verilog HDL 코드로 작성하여 시뮬레이션을 통해 동작을 검증하시오.timescale 1ns/1psmodule tb_gate;reg AND_A, AND_B ... 3. 결과 토의 사항1) 그림 1-2, 그림 1-4와 같이 회로를 구성할 경우 두 회로는 어떤 차이를 보이는지 조사하시오.그림의 회로를 수식으로 표현하면, 그림 1-2 (a ... )는 Z=ABC 이고, 그림 1-2 (b)는 Z=(AB)C 이다. 두 수식은 같으므로 두 회로는 같은 결과를 나타낼 것이다.그림 1-4의 경우도 (a) Z=A+B+C, (b) Z=(A

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| 리포트 | 6페이지 | 1,000원 | 등록일 2009.07.18

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반가산기, 전가산기, 4비트 전가산기, 전가감산기 설계 (자일링스)

을 위해 Verilog HDL 또는 VHDL을 통한 시뮬레이션을 수행하고,정상적을 동작하는지를 확인한다.◆ 설계 과정기초가 되는 반가산기를 시작해 이를 토대로 전가산기와 4비트 가산기 ... 고, 제어신호에 따라 덧셈과 뺄셈을 선택적으로 수행하는 회로를 설계하고 HDL을 통해 구현한다.◆ 설계 목표1. 반가산기와 전가산기의 원리를 이해하고, 진리표를 이용해 식을 도출해낸다 ... 내용가감산기는 2개의 n-비트 오퍼랜드 입력 값에 대한 덧셈과 뺄셈 연산을 수행하는 산술 조합회로로써, 제어신호(예, addnsub)에 의해 덧셈(=0)과 뺄셈(=1)을 선택

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| 리포트 | 16페이지 | 2,000원 | 등록일 2011.12.10

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디지털 논리 실험, 산술 논리 회로 실험 예비 보고서

;endcaseendmoduleⅣ. 예비보고사항(1) ALU를 Behavioral Model로 Verilog HDL을 사용하여 구현하시오.- 표 2의 제어신호에 따른 연산을 참조하여 그림 11-3에 있 ... Logical Shift Right1111Reserved표 2. 동작 제어 신호에 따른 연산Ⅲ. Verilog HDL 코드 분석// 모듈 설정.module ALU(en, ctrl_s, in ... 의 연산 기능을 개선하기 위한 연산을 Reserved를 이용하여 추가하여 구현하시오.- 연산 기능 개선을 위해 높은 빈도로 사용되는 연산에 대해 제어 신호를 할당할 수 있다. 본 경우

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| 리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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제 11장 (결과) FSM설계실험 예비보고서.hwp

① FSM을 보고 Behavioral model로 verilog HDL을 이용하여 구현하시오.module state(clk, reset, in, out, state);input ... = 0;endendcasestate = next_state;endendendmodule② FSM을 보고 Behavioral model로 verilog HDL을 이용하여 구현하시오 ... 고 Behavioral model로 verilog HDL을 이용하여 구현하시오.module velocity_control(reset, fast, medium, slow, accel, brake, s

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| 리포트 | 6페이지 | 2,000원 | 등록일 2007.11.13

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ASIC프로젝트 두더지 게임

verilog-HDL언어를 기초로 DE-2 BOARD를 사용하여 간단한 6-HOLE에서 나오는 두더지를 잡는 게임을 만들어 보았다. 총 버튼은 6개로서 6구멍에 나오는 두더지를 잡는 것에 그 목표가 있다. 두더지를 잡았을 경우는 두더지의 얼굴색으로 표현을 하였다.

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| 리포트 | 12페이지 | 10,000원 | 등록일 2007.12.04 | 수정일 2018.12.17

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연세대 전기전자 기초실험 8. 조합 회로 설계 실험 (결과보고서)

멀티플렉서의 원리를 파악하고 verilog로 시뮬레이션 하는 것이었다. 또한 7-세그먼트 제어기도 verilog 시뮬레이션으로 동작시켜 보았다. 이번 실험에서는 특별히 브레드 보드 ... 있었다. 앞으로 실험 과정에서 verilog HDL을 계속 사용하는 만큼 어느 정도의 숙달이 필요하다고 생각된다. ... 실험 결과 보고서실험 제목 : 8. 조합 회로 설계 실험학과학년학번분반실험조성명표 8-5. 7-세그먼트 디코더의 결과입 력출 력ABCDabcdefg0101

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| 리포트 | 5페이지 | 1,000원 | 등록일 2007.12.30

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[공학]FSM설계실험-예비보고서

의 상태 천이 동작 이해③ verilog HDL을 이용한 FSM 설계방법 이해④ FSM의 verilog 시뮬레이션 수행3. 예비보고서① 그림 11-3의 FSM을 보 ... copy③ Digital circuit Training Kit 1대5. 실험과정 및 결과측정a. Project를 설정해 주고 그림 11-3에 나온 verilog HDL 코드 ... ▶▶예비보고서1. 목적FSM의 구성원리를 이해하고, 이를 바탕으로 간단한 FSM 회로를 verilog HDL을 이용하여 구현한다.2. 개요① FSM의 구성 원리 이해② FSM

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| 리포트 | 4페이지 | 1,000원 | 등록일 2006.12.07

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[디지털논리회로] StopWatch verilog로 설계하기

[디지털논리회로실험 기말프로젝트]Stopwatch VHDL로 만들기(due date:)1. Verilog HDL 소스 및 주석module StopWatch(led1, led2 ... [6:0] led4;output [6:0] led5;output [6:0] led6;output led_second;reg [6:0] led1;// 7-sec에 대한 레지스터

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| 리포트 | 8페이지 | 2,000원 | 등록일 2008.12.07

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4bit binary up/down counter

Integrated Circuits Barry Wilkinson, Digital System Design Palnitkar,Samir, Verilog HDL http://www.st.c ... *Digital Design Term Project4 Bit Binary Up/Down CounterContents - Structural Description State ... Diagram State Table Karnaugh Maps Equations Timing Diagram - Behavioral Description - Discussions

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| 리포트 | 10페이지 | 1,000원 | 등록일 2010.11.19

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H264/AVC를 위한 디블록킹 필터의 효율적인 구조

구조와 데이터 패스 재구성 방식 사용 경계 5~28 필터링 시 매우 유용함page * / 31설계 검증 및 성능 분석 (1)동작 검증Verilog_HDL을 이용하여 RTL 설계 ... page * / 31H.264/AVC를 위한 디블록킹 필터의 효율적인 구조page * / 3101 | H.264/AVC 코덱 - H.264/AVC 개요 - H.264/AVC 코덱 ... 구성요소 02 | 디블록킹 필터 - 디블록킹 필터 개요 - 디블록킹 필터 알고리즘 - 기존에 제안된 디블록킹 필터 03 | 새로운 구조의 디블록킹 필터 구현 - 구현 목적

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| 리포트 | 30페이지 | 2,000원 | 등록일 2012.01.28

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임베디드 시스템 실험 : Device Driver를 이용한 TFT-LCD구동

에서 그 파일을 다시 한번 수정하여 TFT-LCD를 제어하는 프로그램을 제작하게 된다. 그리고 제공받은 lcd.c도 새롭게 수정하여 lcd를 제어하는 driver를 만들게 된다.

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| 리포트 | 23페이지 | 2,000원 | 등록일 2009.05.23

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Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

Device는 EP1k100QC-208-3으로 맞춰준다.5. Verilog HDL File에서 Verilog 코드를 작성한다.(xor Gate,Full-Adder)6. 컴파일 ... 한 XOR GATE설계2. FULL-ADDER설계실험결과□ 실험과정1. Quartus Ⅱ 4.0 프로그램을 실행한다.2. New Project를 만들어, 디렉토리 경로와 프로젝트 ... 이름을 설정한다.3. 우리가 사용할 HBE-Combo 보드에 FPGA 칩인 Altera 사의 ACEX 중에 1K로, Device Family설정에서 설정 해준다.4. Target

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| 리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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디지털시계 사전보고서

하고, 1일 때 설정한 시간에서 시간을 줄여 나간다. 설정한 시간이 0이 되면 Led_out 신호로 1을 출력한다.?Verilog HDL1) 타이머 1module Timer (Clk_1 ... )beginInc_min = 1;Temp_min = 1;endelse Inc_min = 0;endelseTemp_min = 0;endend- Sw_sec와 Sw_min 신호는 타이머의 시간 ... ==1)beginif (Cnt_sec == 6'b111011)Cnt_sec = 0;else Cnt_sec +=1;endendend- Stop_min이 시간 설정 상태인 0일 대

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| 리포트 | 4페이지 | 1,000원 | 등록일 2009.06.28 | 수정일 2018.02.19

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디지털 논리 실험, Half adder와 Full adder 실험 결과 보고서

*************10111010001101101101011111실험 6에서는 Half Adder와 Full Adder의 원리를 공부하고 그 원리를 토대로 회로를 구성하고 Verilog HDL로 코딩하여 결과를 확인해보 ... Ⅰ. 실험결과Fig 1) Full Adder의 GraphFig 2) Full Adder의 Timing AnalyzerFig 3) 4-bit Adder/Subtractor ... GraphFig 4) 4-bit Adder/Subtractor Timing AnalyzerⅡ. 결과분석 및 고찰입력출력CinXYCoutS0

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| 리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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