"Verilog-HDL"의 검색결과 입니다.

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verilog 결과보고서 논리 전전설2 verilog hdl Verilog CPU verilog디지털시계 vivado verilog 동기 비동기

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"Verilog-HDL" 검색결과 361-380 / 398건

디지털시계 사전보고서

하고, 1일 때 설정한 시간에서 시간을 줄여 나간다. 설정한 시간이 0이 되면 Led_out 신호로 1을 출력한다.?Verilog HDL1) 타이머 1module Timer (Clk_1 ... )beginInc_min = 1;Temp_min = 1;endelse Inc_min = 0;endelseTemp_min = 0;endend- Sw_sec와 Sw_min 신호는 타이머의 시간 ... ==1)beginif (Cnt_sec == 6'b111011)Cnt_sec = 0;else Cnt_sec +=1;endendend- Stop_min이 시간 설정 상태인 0일 대

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2009.06.28 | 수정일 2018.02.19

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verilog 4bit alu

101xG=A?BXOR111xG=NOT(1의보수)○설계 회로와 구현한 프로그램 소스(verilog HDL or VHDL codes)module arth(A,B,S0,S1,X,Y ... 컴퓨터 응용설계4bit ALU○문제 정의를 위한 명세(specification) 및 설계 범위4bit의 8가지 산술과 4가지 논리 연산을하는 ALU.-> A,B 4bit를 각각 ... 셈0011G=A+B+11의캐리입력과함께더함0100G=A+A에B의1의보수를더함0101G=A++1뺄샘0110G=A-1A감소0111G=AA전송100xG=A∧BAND110xG=A∨BOR

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| 리포트 | 5페이지 | 1,000원 | 등록일 2009.12.23

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제 10장 (예비) 플립플롭과 카운터 설계 실험

① Master/Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오.Master/Slave 플립플롭은 두단의 플립플롭을 직렬 연결한 것을 일컫는다. 앞단을 마스터

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| 리포트 | 5페이지 | 1,500원 | 등록일 2007.11.03

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4bit Full adder Verilog구현

은 1bit register, a,b는 4bit register 로 설정.c_out은 1bit wire, s는 4bit wire로 설정하였다.③ Verilog HDL c ... HW#1 - 4bit full-adder설계 및 modelsim으로 시뮬레이션.① 진리표작성▷1bit full-adder의 진리표a[0]b[0]c_ins[0]c_out ... full-adder이므로, 위의 진리표에서 작성한 1bit full-adder를 4개 연결하였다.입력출력블록간 연결4bit a4bit b1bit c_in4bit s1bit c

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| 리포트 | 4페이지 | 1,500원 | 등록일 2009.04.21

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Excess 3 to BCD code converter ( Excess-3-to-BCD code converter )

제목 : Design of a Excess-3-to-BCD code converter (combinational circuit)개요본 실습에서는 Excess-3 code를 BCD ... 로 변환하는 조합회로를 설계하는 실습으로, schematic diagram 을 그려서 또 하드웨어를 HDL 로 기술하여 simulation 으로 검증하고 FPGA에 구현한다. 입력 ... 에 스위치를 통하여 Excess-3 code 를 인가하고 출력에 LED 를 연결하여 BCD code 를 확인하고 더 나아가 Excess-3, BCD code를 7-segment

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| 리포트 | 16페이지 | 3,500원 | 등록일 2011.04.22

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디지털공학 Verilog 프로젝트

의 풍량을 조절하는 시스템을 수업시간에 배운 디지털디자인 배경을 가지고 Verilong -HDL 을 이용하여 시뮬레이션을 해보고자 한다 . Current State Output ... 게 FSM 을 구현해서 시스템을 설계했음 . 참고문헌 Digital Design / M.Morris mano Verilog HDL 디지털 설계와 합성의 길잡이 ( 한국어판 ... . 프로젝트 이론 (FSM) 순차적인 디지털 회로의 상태 변화를 나타내는 방법THE MAIN SUBJECT Part. 2 Main code Test-bench code Time

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| 리포트 | 17페이지 | 3,000원 | 등록일 2008.06.18 | 수정일 2021.12.21

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연세대 전기전자 기초실험 09년도 레포트 결과 8 Basic Logic Circuit Design

multiplexer verilog HDL code.module MUX_4_TO_1 (I0,I1,I2,I3,Y,S);inputI0,I1,I2,I3;input[1:0]S ... Electric Circuit Experiment Result-ReportChapter 8"Basic Logic Circuit Design"DepartmentYearStudnt ... IDClassTeamName1. experiment resultmux_4_to_1 + Timing Analyzer-------------------------------------

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| 리포트 | 5페이지 | 1,000원 | 등록일 2009.12.17

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4bit감산기 Verilog구현

//츨력begin$monitor($time,"a=%b,b=%b,c_in=%b,s=%b,c_out=%b",a,b,c_in,s,c_out);endendmodule③ Verilog HDL ... full-adder이므로, 위의 진리표에서 작성한 1bit full-adder를 4개 연결하였다.(HW1과 블록도 일치, 단, 입력값 b에는 not게이트가 각 FA마다 연결되어 있 ... 의 차이다. 이의 결과는 -8 음수로 나온다. 바이너리에서 위의 코드로 작성한 감산기에 적용해 결과를 보면 1000 즉, -8 음수 값이 예측한 결과 값과 같음을 알 수 있다. c_in

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| 리포트 | 4페이지 | 2,000원 | 등록일 2009.04.21

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UP-DOWN COUNTER(4-bit) 설계

에 따른 기능rstenloadud기능1XXXreset00XX현재 값011Xload0101/0up/down1) Main module Verilog HDL Source//module선언 ... ? UP-DOWN COUNTER(4-bit) 설계용어 설명용어조건기능ud1up-counter0down-counterovf15→01 (15에서)udf0→151 (0에서)우선순위 ... 므로 up-counter// 90ns후 ud=0이므로 down-counter// 다시 90ns후 ud=1이므로 up-counter// 70ns후 finish-simulation1

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| 리포트 | 5페이지 | 1,500원 | 등록일 2008.09.03

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연산 회로 설계 실험-예비보고서

-7분반연산 회로 설계 실험0541045 송기선▶▶예비보고서1. 목적2진수의 음수 표현을 이해하고, 4-bit 덧셈기/뺄셈기의 구성과 동작 원리를 파악하고 verilog ... Logic unit)를 verilog 코드로 작성하여 시뮬레이션 검증 후에 FPGA Kit에서 실제 동작을 확인한다.2. 개요① 2진수의 음수 표현의 이해② 4-bit 덧셈기/뺄셈기 ... 의 구성과 동작 원리 이해③ 4-bit 덧셈기/뺄셈기의 verilog 시뮬레이션 및 FPGA Kit 실험 수행④ 4-bit ALU 구조와 동작 이해와 verilog 코eld⑤ 4

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| 리포트 | 7페이지 | 1,000원 | 등록일 2006.11.23

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[공학]ASIC 프로젝트(DE2 보드를 응용한 라인트레이서)

ACTIVE-HDL PROGRAM SOURCE5-2 BLOCK DIAGRAM6. 토 론 및 고 찰1. 개 요우리 조는 처음 예상발표에는 도서관 좌석관리시스템을 ASIC 프로젝트 ... 는 것이다.오실레이터의 역할은 ACTIVE-HDL 프로그램에서 클락을 줌으로서, 프로세서의 역할은 DE_2 보드가 대체한다면 좋은 아이템이 될 것이라는 생각이었다.라인트레이서는 센서 ... : GND 포트13~14핀 : 왼쪽 모터구동을 위한 포트15~16핀 : 오른쪽 모터 구동을 위한 포트5. PROGRAM SOURCE5-1 ACTIVE-HDL PROGRAM

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| 리포트 | 18페이지 | 5,000원 | 등록일 2007.06.23 | 수정일 2014.12.04

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[논리회로, 전자계산기 구조]verilog HDL & xilinx 툴 사용법

Verilog2004.11.08 암호 및 보안 연구실 이 현 준Verilog HDL 이란? Verilog HDL의 역사 중요한 데이터 형 Module Port Data Types ... 게이트 수준의 모델링 Xilinx Tool 사용법Verilog HDL 이란?Verilog는 부품이나 보드 및 시스템 차원에서 전자시스템을 설계하는데 사용되는 HDL ... 년대 말까지, Verilog는 HDL의 사실상의 표준으로서 독점소유였으나, 후에 IEEE 표준(1995)이 되었다. Verilog HDL : 미 Cadence사 제품 C와 비슷

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| 리포트 | 41페이지 | 1,500원 | 등록일 2004.12.07

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[ASIC ] ASIC 디자인 흐름도

ASIC 설계 FollowDesign MethodologyBottom-UP Full custom Small area, high performance Top-down HDL ... BoardChipGatesLayoutRTL SynthesisLayout SynthesisSystemDesign Automation ToolsHDL Simulation Verilog-XL, NC-Verilog ... ), IC-Station(Mento)Design FlowBehavioral HDL ModelRTL HDL ModelGate Level

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| 리포트 | 12페이지 | 1,000원 | 등록일 2004.11.12

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제 9장 (예비) 연산 회로 설계 실험

~20pg)3. 다음은 몇몇 산술 연산과 논리 연산 동작을 함수 형태로 기술하고 이를 package 로 만든 verilog HDL코드의 예이다. 이를 참고하여 verilog HDL ... 에 대하여, 첫 번재 비트는 부호를 나타내고, 나머지 n-1 비트는 수의 크기를 나타낸다. 그러므로 n 비트 워드는2^{n-1}개의 양의 정수 또는2^{n-1}개의 음의 정수 중 하나 ... 된다. 2의 보수체계에서 양수 N은 부호와 크기 체계와 같이 0 뒤에 크기를 붙여 표시한다. 그러나, 음수 -N은 2의 보수N^{*}으로 표시된다. 만일 워드의 길이가 n비트이면, 양

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| 리포트 | 5페이지 | 1,500원 | 등록일 2007.10.29

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전기전자기초실험 FSM(Finite State Machine) Design 결과보고서

, and designing a simple FSM circuit using verilog HDL, based on the basic knowledge of FSM.- Procedure1 ... Topic : FSM(Finite State Machine) Design- Objective : Understanding the structural logic of FSM ... State transition table and state map- Codemodule CONTROL (clk, select, print, state);// 모듈 선언

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| 리포트 | 13페이지 | 1,000원 | 등록일 2009.09.08

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Quartus 툴을 이용하여 verilog로 가감산기.간단한 ALU 구현하기

Objectives - 이 프로젝트의 목표는 하드웨어 기술 언어 중의 하나인 Verilog 언어를 숙지함으로써 하드웨어 설계를 할 수 있고, 구현하는데 필수요소인 Quartus를 사용 ... ,Or,Not)OverviewProject DescriptionAdderSubtractor - 가감산기로서 셀렉트 시그널에 의해 출력값을 피드백하여 계산을 가능케도 한 설계입니다.오버 ... 플로우 발생시 플래그신호를 이용해 발생유무를 확인할 수 있는 것이 특징입니다.ALU(Add,Sub,XOR,AND,OR,NOT) - 1번의 가감산기에 새로운 ALU를 추가한 설계

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| 리포트 | 18페이지 | 9,000원 | 등록일 2007.12.09

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FPGA, Xilinx ISE 7.1i 로 주무르기

은던 나는 그 분야중 하나인 FPGA를 선택하였다. 일단 선택은 했으나 그쪽 기반지식이 전혀 없는 나에겐 정말 막막한 것이었다. 일단 verilog HDL 책을 구해 삼일동안 밤 ... FPGA를 이용한 디지털 회로 설계 및 시뮬레이션이 정 규Digital circuit design and Simulation by FPGAjyung-kyu LeeKey Words ... of core exist FPGA at base of HDL languge. In this paper, we will know about that how to cirbuit

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| 리포트 | 4페이지 | 2,000원 | 등록일 2007.10.25

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디지털회로 - 시계(VHDL) 사전

==4) & (hour_h == 2)) ? 1'b0 : 1'b1;assign rst2 = rst1 & rst;endmodule? Verilog HDL 설계?클럭을 10으로 나누는 부분 ... 13. 시계제출일실험조이름07-12-03-사전 보고서-? 실험목적이번 실험의 목적은 타이머의 동작원리를 이해하고 설계하는 것이다.? 이론1. 시계? 아래와 같이 디스플레이

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| 리포트 | 6페이지 | 1,000원 | 등록일 2008.04.09

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[전기전자기초실험] 연산 회로 설계 실험 예비보고서

를 조사하여 알 수 있다. 이 두 개의 캐리가 서로 다를 경우 오버플로우가 발생하게 된다.③ 4비트 ALU를 verilog HDL로 동작수준에서 구현module ALU(en, c ... 학 과학 년학 번분 반실험조성 명전기전자공학2학년전기전자공학2학년① 다른 형태의 수 체계 조사- 부호 크기(sign and magnitude)?n비트 워드에 대하여, 첫 번 ... 째 비트는 부호를 나타내고, 나머지 n-1 비트는 수의 크기를 나타낸다. 그러므로 n비트 워드는개의 양의 정수 또는개의 음의 정수 중 하나를 표현할 수 있다.- 1의 보수(one's c

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| 리포트 | 4페이지 | 1,000원 | 등록일 2009.07.29

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[OFDM]FPGA를 이용한 OFDM 모뎀 구현

FPGA를 이용한 통신시스템 구현목차1. 서론1.1 연구목적1.1.1 동기1.1.2 졸업작품 진행도1.2 기존연구1.2.1 OFDM 이론1.2.2 HDL(Hardware ... 시리얼통신2.4.2.3 OFDM Client 구현3. 결과3.1 OFDM 블록의 MATLAB 시뮬레이션3.2 OFDM MODEM의 HDL 시뮬레이션 및 합성3.3 UART 송수신기 ... 의 HDL 시뮬레이션 및 합성3.4 PC 파트 OFDM Client 송수신 동작 결과3.5 FPGA 보드 Implementation4. 결론5. 참고문헌5.1 HDL 참고문헌5.2

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| 리포트 | 81페이지 | 10,000원 | 등록일 2005.12.18

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