VHDL로 구현한 8bit Full Adder

소개

논리회로를 기반으로 구현한
기초적인 VHDL 코드 입니다.

Half Adder와 FullAdder를 기반으로 구현함

목차

1-2 1.진리표(상태표), 논리식, 필요한 그래프, 표 등 2.그에대한설명

3-4 소스코드와 그에대한 설명

5-6 시뮬레이션 및 그에대한 설명

본문내용

8bit Full Adder
1-2 1.진리표(상태표), 논리식, 필요한 그래프, 표 등 2.그에대한설명

8bit full adder를 구현하기 위하여 먼저 half adder와1bit full adder에 대하여 알아보았다.
⦁half adder
반가산기란 2개의 2진 입력와 2개의 2진 추력으로 구성된다. 출력변수들은 합과 캐리를 의미한다. S;sum 는입력이 둘 중 하나가 1일때만 1이 된다. C;carry out 는 입력들이 둘다 1일때만 1이된다. 다음 진리표를 참고하면 두 출력에 대한 논리식을 얻을 수 있다.
대수식을 이용하여 논리 게이트로 쉽게 half adder를 구현할 수 있다.

-대수식


⦁Full Adder
full adder는 half adder의 한계를 극복하기위한 것이다. half adder에서 발생한 carry를 이용하면 2bit이상의 연산을 수행할수 있게되기 때문이다. A와 B의 입력은 더해질 현재위치의 두 bit이며, 은 세 번째 입력변수로 바로 전 위치로부터의 캐리이다. 3개틔 비트를 더할 때 합은 0~3까지 나올 수 있고, 2와 3을 2진수로 표시하기위해 2bit의 출력이 필요하다. S는 합을 나타내며 은 발생하는 캐리를 나타낸다. 3비트의 합을 계산하여 앞의 bit는 으로 나타내며, 뒤의bit는 S로 나타낸다.
-진리표
3개의 입력 변수들이 가질 수 있는 모든 가능한 1과 0들의 조합에 대해서 2개의 출력변수는 1 또는 0의 값을 가진다. 모든 입력들이 0일 떄 출력은 0이된다. 출력S는 1개 또는 3개의 입력들이 1일때 1이된다.

위의 그림에서 확인 할 수 있듯이 전가산기는 2개의 반가산기와 하나의 OR게이트로 구현 할 수 있다. 두 번째 반가산기의 출력S는 첫 번째 반가산기의 출력과 을 Exclusive-OR한 것이다.

⦁8bit adder
8bit adder는 full adder 7개와 마지막 adder하나는 half adder를 이용하여도 무방하다.

참고자료

· 없음