VHDL-Pre lab - Mbit 가산기와비교기 !! (A+리포트 보장)

소개글

VHDL-Pre lab - Mbit 가산기와비교기 !! (A+리포트 보장)
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목차

Pre Report
1. 실험 목적

2. 실험 이론지식 M-bit Adder / M-bit Comparator.

3. Design a 8-bit adder using 4-bit adder
– describe its input output signals
– describe its functional behaviors
– make VHDL codes
– make a input/output pin assignment
– Do a simulation

4. Design a 8-bit comparator using 4-bit comparator
– describe its input output signals
– describe its functional behaviors
– make VHDL codes
– make a input/output pin assignment
– Do a simulation

<실험시 주의사항>

본문내용

1. 실험 목적
M-bit 가산기와 비교기에 대해 공부하고, 각각의 4bit Fullader와 4bit comparator를 이용하여 8bit 가산기 및 비교기를 VHDL code로 디자인 해본다.

2. 실험 이론지식 M-bit Adder / M-bit comparator

M-bits 가산기는 2개의 M bits 이진수를 입력으로 받아서 M bits의 덧셈결과를 출력한다.
우선 Half adder 에 대해서 알아보도록 하자.
반가산기(half adder) 회로는 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로로, 그림 6-2에 나타낸 것과 같이 2개의 비트 A와 B를 더해 합 S와 자리올림(carry) Co를 출력하는 조합회로이다. 전가산기(full adder)란 그림 6-3과 같이 2개의 비트 A, B와 밑자리로부터의 자리올림 Ci을 더해 합 S와 윗자리로의 자리올림 Co를 출력하는 조합회로이다. 참고로 반가산기, 전가산기란 이름은 반가산기 2개를 사용하여 전가산기를 구성할 수 있다는 점에 착안하여 지어진 이름이다. 그림 6-3(e)는 2개의 반가산기와 1개의 OR 게이트를 사용하여 전가산기를 구현한 회로이다.

전가산기는 즉 반가산기 두개를 합쳐 놓은 것이라고 보면 이해하기 편하다.

참고 자료

없음