(완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

휘경동호랭이
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최초 등록일
2020.07.27
최종 저작일
2019.09
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소개글

***해당 교안과 동일한지 비교하실 수 있도록 각 목차에 해당하는 자세한 내용들을 작성해 놓았습니다. 참고하시길 바랍니다.

목차

1. 실험 목적·

2. 배경 이론
(1) Verilog HDL과 VHDL의 장단점
(2) 보조자료 Verilog-HDL 문법 pdf 자료
(3) Verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때
(4) Verilog에서 wire 형과 reg 형의 차이점
(5) Verilog에서 for문, if문의 사용법
(6) reg 형 변수 a 가 있을 때, 다음과 같이 값을 입력한 후의 a 값
(7) In-Lab 실습 1 ~ 5 과제들을 Verilog HDL 언어로 코딩하고 Synthesize - XST단계까지 실행

3. 실험 장치

4. 실험 방법
(1) Two-input AND 게이트의 설계를 bit operators (비트 연산자)를 이용하여 디자인하고, 테스트 벤치를 이용한 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오.
(2) 위의 과정을 다음의 Gate Primitive 를 이용하여 2-input AND 게이트 설계를 진행하시오.
(3) 이번에는 다음의 행위수준 모델링을 이용하여 2-input AND 게이트 설계를 진행하시오.
(4) Two-input XOR 게이트를 아래의 세가지 방법으로 각각 설계하고, 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오.
(5) Four-bit 데이터 a[3:0]와 b[3:0]의 XOR 출력 y[3:0]를 다음의 각 방법으로 구현하시오. 테스트 벤치를 이용한 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오
(6) 다음의 1-bit full adder 회로를 gate primitive 방법으로 설계하시오.

5. 예상 결과

본문내용

1. 실험 목적
본 실험은 비트 단위 연산자, Gate Primitive, Behavioral modeling 이 세가지의 Verilog HDL 언어의 기본 사용법을 통해 디지털 논리회를 설계하는 방법을 학습한다.

2. 배경 이론
•Verilog HDL과 VHDL의 장단점
(1) HDL (Hardware Description Language)
먼저 Verilog HDL과 VHDL을 포함하는 HDL에 대해서 이야기하고자 한다.
HDL이란 하드웨어(회로)의 특징(기능 및 동작)을 기록하여 서술할 때 사용되는 언어이다. 다시 말하면 하드웨어를 묘사하기 위한 언어로 하드웨어를 구성할 시에 일일이 모든 gate(AND gate, OR gate, XOR gate, NAND gate)등을 그림으로 그리는 것이 아닌 언어로써 표현하는 것이다. 즉, HDL은 소프트웨어의 동작을 명령하는 소프트웨어 언어인 C, C++, JAVA과 하는 역할이 다르다.
(2) Verilog HDL과 VHDL
Verilog HDL과 VHDL는 모두 HDL하드웨어 설명언어이다. 두개의 차이점은 Verilog는 전자 시스템을 모델링하는 데 사용되는 HDL이며 VHDL은 현장 설계 가능 게이트 어레이 및 집적 회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 위해 전자 설계 자동화에 사용된다.
Verilog HDL의 장점은 코딩의 형태가 C언어와 비슷하여 C언어 사용자들에게 접근성이 높고 VHDL보다 복잡하지 않다는 특징이 있다. 하지만 프로그래머가 컴파일하는 동안 호출되는 별도의 파일에 필요한 모듈을 넣는 것을 허용하지 않는다는 단점이 있다.
VHDL의 장점은 높은 수준의 모델링을 돕는 훨씬 많은 구조를 갖는다는 점이다. 이는 복잡한 데이터 유형과 패키지는 크고 복잡한 시스템을 프로그래밍 할 때 적절하다. 단점으로는 강력한 형식의 언어이기에 강력한 형식이 아닌 스크립트는 컴파일 할 수 없다.

참고 자료

https://m.blog.naver.com/PostView.nhn?blogId=yusanghyun26&logNo=220852012013&proxyReferer=https%3A%2F%2Fwww.google.com%2F
http://egloos.zum.com/pinge/v/2259784 wire & reg
http://m.blog.daum.net/capbabo/5410672 1-bit full adder
교안 – Verilog HDL 실습 Lab#03 Verilog HDL, 서울시립대학교.
ppt Verilog HDL 이론과 문법
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