[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

소개글

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-03 Basic Gates in Verilog 결과레포트입니다. (최종 A+)

simul만 진행한 19~20년도와 달리 ★대면★으로 진행했기에 각 실험 별 아래 5가지 내용 모두 포함되어 있습니다.
1. Souce code
2. Testbench code
3. UCF file (핀 할당)
4. Simulation 결과 사진
5. 장비 동작 사진

목차

1. Introduction
2. Materials and Methods
3. Result
4. Discussion
5. Conclusion
6. Reference

본문내용

4. Discussion
- Verilog HDL을 이용한 회로 설계로 Gate Primitive와 Behavioral Modeling 두 가지 방법을 이용하여 값을 확인하고 비교하였다. 1-bit Full Adder를 Gate Primitive Modeling 방법으로 설계한 경우는 wire를 지정해서 연결해주는 과정을 이용하였다. 때문에 wire를 변수 지정해주고 필요한 부분에 이용하였다. 실험 결과를 살펴보면 두 가지 방법 모두 결과값이 같게 나오는 것을 확인 할 수 있었다.
- 실험(6)에서 temp_sum, temp_c1, temp_c2를 wire로 설정하여 설계해 주었으며 full adder를 구현하기 위해서 half adder 모듈 u0, u1를 사용하였다. 또한 testbench에서는 a, b, cin의 경우에는 initial 블록에서 값을 받으므로 reg로 선언해주었다. 시뮬레이션을 위한 파형을 생성할 때에는 for 구문을 사용하여 원활하게 시뮬레이션 되도록 디자인하였다.
- Button SW는 누르고 있을 때가 1, 그렇지 않을 때가 0이며 Bus SW는 위로 올린게 1, 아래로 내린게 0을 나타낸다.



5. Conclusion
- Verilog HDL 언어를 비트 단위 연산자를 이용하는 방법, Gate Primitive를 사용하는 방법, Behavioral modeling을 이용한 방법(if, for 문 등을 사용)과 같은 여러 가지 방법론을 통해 디지털 논리회로를 설계할 수 있다. 또한 위와 같은 방법을 사용하여 설계한 다양한 logic들(AND Gate, 4-bit 데이터 XOR Gate, 1-bit full adder)을 test bench에서 시뮬레이션을 수행했을 때, 이론적인 진리표의 값과 일치하였으며 각각 다른 방법을 사용하였어도 결과는 모두 옳게 나오는 것을 확인할 수 있었다.

참고 자료

서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
M. Morris Mano, Michael D. Ciletti(2016). Digital Design with an Introducton to the Verilog HDL 5thedition
연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
김영진(2007). Hierarchical Modeling Concepts.