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전자공학 실험 덧셈회로 adder 결과 보고서

실험 9. 덧셈회로1. half adderABCS0*************10위 표에서 반 가산기의 합과 자리올림에 대한 논리식이다합= A+B 이므로 2진수 덧셈 규칙과 불 대수식에 의해 S=Not A x B + A x Not B결론적으로 XOR gate의 경우와 같다자리올림은 합 =A + B에서 A=1 B=1의 경우 발생한다 즉 합 1+1의 경우 10이 되므로 자리올림 수가 발생하는 것을 알 수 있다.2. full adderABC(n-1)CnS0***************************************이론에서 확인할수 있다시피 S(합)논리식이 A XOR B XOR C(n-1) 로 나오는 것을 표로 확인할수 있다.자리올림은 AB + C(n-1)(A XOR B) 라는 것을 표로 확인할수 있다.즉 두 자리 이상 덧셈을 할시 아래 자리에서 올라온 자리올림을 함께 덧셈하여 두 자리의 합을 계산하고, 자리올림은 다음 자리에서 함께 계산되도록 하여야 한다 이렇게 2 자리 수를 자리올림과 함께 더하는 것을 Full adder라고 한다3. 4bit binary adderCarryDataADataBOUT PUT SCC0a4a3a2a1b4b3b2b1s4s3s2s1000000000000**************************1**************************1*************1**************************0*************1*************0*************1*************1*************0**************************0*****************************************************************1*************11111111111실험 3은 앞에서 만든 회로가 들어있는 하나에 TTL로 앞에 실험을 반복 하는 것이다C0가 입력 캐리이며 C4 가 전체 가산기에 출력 캐리이다실험4. 뺄셈회로B(n-1)AnCnB0D0*************1**************************그 위 자리를 계산할 때 아래 자리 계산을 위하여 1을 빌려주지 않았다면 동일할 것이고 미리 아래 자리 계산을 위하여 1을 빌려 주었을 경우가 있다 (B(n-1) =1 )이 되고 그 경우는 표로 확인 할 수 있다.이 표를 바탕으로 논리식을 계산해보면Bn= (Not x) y + (Not x) z + yzDn= (Not xy) z + (Not x) y Not z + x Not yz + xyz 로 나타낼수 있다실제 수치형 회로에서 보다 쉽게 계산하는 방법으로1의 보수방법과 2의 보수 방법이있는데1의 보수방법: 어떤 수를 커다란 2의 제곱수-1에서 빼서 얻은?이진수이다. 또는 비트를 반전시켜 얻을수 있다. 1의 보수는 대부분의 산술연산에서 원래 숫자의 음수처럼 취급된다. 주어진 이진수와 자리수가 같고 모든 자리가 1인 수에서 주어진 수를 빼서 얻은 수가 1의 보수이다. 혹은 주어진 이진수의 모든 자리의 숫자를 반전(0을 1로, 1을 0으로)시키면 1의 보수를 얻을 수 있다ex)01001011 8자리11111111 - 9자리-01001011- 8자리=10110100 8자리 01001011 모든 자리 보수 취하면 10110100 같다.2의 보수 방법어떤 수를 커다란 2의 제곱수에서 빼서 얻은?이진수이다. 2의 보수는 대부분의 산술연산에서 원래 숫자의 음수처럼 취급된다. 주어진 이진수보다 한 자리 높고 가장 높은 자리가 1이며 나머지가 0인 수에서 주어진 수를 빼서 얻은 수가 2의 보수이다. 혹은 주어진 이진수의 모든 자리의 숫자를 반전(0을 1로, 1을 0으로)시킨 뒤 여기에 1을 더하면 2의 보수를 얻을 수 있다ex)*************0000 9자리-01001011 8자리=10110101 8자리 1의 보수였던 10110100에 +1 하면 10110101 같다.

공학/기술| 2018.06.07| 4페이지| 2,000원| 조회(141)

전자공학 실험, 덧셈회로, 실험 9., 덧셈회로 adder 결과 보고서

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전자공학 실험 연산 증폭기 결과보고서

실험 10 연산 증폭기실험 1. op-amp입력실제 입력(5.1k옴)출력실제입력(10k옴)출력-5v-5v5.02v-5v5.12v-4v-4v4.1v-4v4.10v-3v-3v3.05v5-3v3.099v-2v-2v2.075v-2vv2.102v-1v-1v0.998v-1v1.024v0v0v-19.8mv0v7.0mvv1v1v-1.04v1v-1.022v2v2v-2.07v2v-2.02v3v3v-3.04v3v-3.029v4v4v-4.00v4v-4.01v5v5v-5.10v5v-5.03v입력저항이 무한대라고 가정하면 반전입력으로부터 흘려나오는 전류가 없다는 것을 의미하고 입력저항을 통한 전류가 0이라는 것은 반전 입력과 비반전입력 사이에 전압강하가 없다는 뜻이다. 즉 비반전입력 이 접지되어 있으므로 반전입력의 전압은 0이다 반전 입력단자의 전압이 0이라는 것은 가상접지를 의미 하며 이것을 통해 증폭률을 계산하면I(in)= -V(ini)I(f)= -V(out)/R(f)V(out)/V(in)=-R(f)/R(i)이것을 표 또는 오실로스코프와 비교해보면 동일 저항을 사용했으므로 증폭률이 1이니 비슷하게 나왔다2.summing amp입력A입력B예상 출력실제 출력5v5v7.5v-7.48v5v0v5v-5.1v0v5v2.5v-2.61v50v0v0v41.4mv2개의 입력을 가진 가산 증폭기는 2개의 전압 입력에 인가되어 생선된 전류 I들이연산 증폭기의 무한대의 입력 임피던스와 가상접지 개념을 이용하면 궤환저항 R(f)를 통과하는 총전류는 각각에 전류들에 합이 된다즉 가중치 R(f)/R(i)에서V(out)=-(R(f)/R(i)xVIN1+ R(f)/R(i2)xVIN2 ........ 계속 해나가면 된다)실험2에서 첫 번째 가중치는1 두 번째 입력에 가중치는 0.5가 되므로Vout은 VinA에 2배 VinB에 0.5배 더해진게 되어야한다 표를 보면 정확히 나왔다.3. comparatorV-V+-2v-1.98v-1v-0.692v0105v1v1.084v2v2.107v3v3.494v실험시 오실로스코프로 확인한 결과 가변 저항을 조절하여 가변 저항에 걸리는 전압이 V- 근처로 접근할때까지는 변화가 없다가 그 값을 살짝 넘어가면 값이 갑자기 변하는 것을 확인할수 있었다. (사진은 0V에서 5V, 2V 1V -1V -2V 로 직선이 바뀌는것밖에 없기 때문에 넣지 않았고 회로만 넣었습니다)실험4 schmidt triggerV- = 2VV+ = 2.253VV+ - =1.494Vx축 : 0.1 ms /DIVy축(ch1, ch2) : 5V/DIV슈미트 트리거란입력진폭이 소정의 값을 넘으면 급격히 작동하여 거의 일정한 출력을 얻고, 소정의 값 이하가 되면?즉시 복구하는 동작을 하는 회로 라는 것으로 실험 3 + 위 사진을 해석하면 어떤 값 이상 혹은 그 이하일 때 값이 급격히 변화하는 것을 확인할수 있다.슈미트 트리거는 1에서 0으로 또는 0에서 1로 신호가 변할때, 잡음에 의해서 1인지 0인지를 판별할 수 없을 때를 대비하여 추가하는 회로이다?즉 변하는 시점이 1 ~ 0 사이에두 개가 존재합니다. 만약 5V회로가 있다면, 0 ~ 0.8 V는 0으로 인식하고, 2.5V ~ 5V는

공학/기술| 2018.06.07| 4페이지| 2,000원| 조회(238)

결과보고서, 연산 증폭기, 전자공학 실험, 실험 10, 연산 증폭기 결과보고서

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전자공학 실험 디코더 인코더 결과 보고서

실험 8. 디코더 인코더1.1 4-to-2 line encoderABCDL0L1L210*************0100010001011회로는 4개의 신호선 중에 하나만이 반드시 켜져 있을 때 어느 것이 켜져 있는가를 보여준다는 것을 알 수 있다.2.1ABL1L2L3L*************0*************11이 회로는 2개의 신호선에 의하여 선택된 번호의 출력선만 on이 된다는 것을 확인할수 있었다.실험3.DCBA012345678**************************1**************************11*************************************************************************************************************************************************************************1사진과 표를 살펴보면 LED불이 꺼지는 것이 이동하는 것을 볼 수 있다. 또한 오실로스코프 사진에서처럼 세븐 시그먼트는 0~9까지 표현이 되고 J-K 플립플롭으로해서 16진 마다 불이 꺼지는 것을 볼 수 있다.DCBAabcdefg*************01011***************************************0*************0*************010실험 4.

공학/기술| 2018.06.07| 4페이지| 2,000원| 조회(111)

전자공학 실험, 디코더 인코더, 실험 8, 디코더 인코더 결과 보고서

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전자공학 실험 Logic OR NOR 결과 보고서

실험 2 Logic and time table실험1.ABA . B1111010110001.2 or logic과 같다실험1에 10-1번 사고 실험에서 나온 질문을 직접 회로를 꾸며서 만들어 보는 실험이다또한 드 모르간 법칙과 진리표를 이용하면 사고 실험에 답을 훨씬 쉽게 유추해볼수 있다.실험2.ABC=AxorBNOT ANot BNot A and BA and not BXor11**************************1000ABA xorBDEFEandF에 부정실험 결과11*************1*************1002번 실험은 NAND로 꾸민 logic과 XOR TTL gate에 실험값이 같은지를 확인하는 것이다NAND만으로도 꾸밀수 있지만 AND OR INVERTER로도 꾸밀수 있다.(그림 2)이다이렇게 복잡하게 나온 logic 진리표도 드 모르간의 법칙에 의해 간단히 계산할 수 있고 그 이점으로 회로도를 보다 간편히 꾸밀수 있게 된다3. 오픈 컬렉터 게이트ABC110101011001ABCDF*************1**************************ABCDF**************************0*************오픈 컬렉터 게이트의 특징은 논리 게이트의 논리가 1이면 전류가 흐르지 못한다는 것이다즉 NAND 게이트의 논리값이 Low level input (입력 = 0)에서 출력은 High level로 정의되지 않고, 무한대의 임피던스를 가진 개방 상태 (open collector)가 된다는 것이다그림 b에서 보면 NAND 오픈컬렉터 게이트가 2개가 있는데 실험결과로 보면 둘중 하나라도 출력값이 0이되어 무한대의 임피던스를 가지면 출력이 되지 않는다는 것을 볼 수 있다.실험4. (전달 지연)과 rising timeCH1 : 5V/DIVCH2 : 5VTIME; 0.2us/DIV1M X 644.9 HZ계산의 통일성을 위해 증가하거나 감소가 시작하는 쪽으로 잡고 계산하였다.첫 번째 사진에서 감소 하는 차이는 대략 큰 눈금 2.5칸 정도이다시간타임간격이 0.2us/DIV이므로 둘 사이에 차이는 0.5us이고 인버터 6개를 사용했으므로0.5us/6을 하면 0.083us 이다 여기서 오실로스코프 VARIABLE을 이용했으므로 10을 곱해주0.83us 가 둘 사이에 감소 차이이다.두 번째 사진도 동일하게 계산하면 0.2us/6= 0.033us 여기다 10을 곱해서 0.33이 상승시간 차이이다. 둘사이에 차이가나서 다르게 계산을 해봤다 첫 번째 사진에 계산을 전부다 감소한 지점으로 계산하니 상승시간 차이와 감소시간 차이를 근사해보니 같았다.rising time을 계산해보니 약 0.2us가 나온다 역시나 6으로 나누고 10을 곱하면 0.33us가 상승시간이다 하강시간을 계산해보니 0.8us /6 x 10 = 1.33 이다 둘 사이에 차이가 나는 이유는 내부 저항 + 회로에 불가피한 접촉 , 실험 미숙으로 인해 나온 듯 하다.동일한 조건하에서 이번엔 인버터를 1개만 쓰고 실험을 해보았다.1개만 썼기 때문에 둘 사이에 위상은 반대로 나와야 한다. 그러므로 상승 하강 차이를 구분하기가 어려우니 rising time 과 failing time을 계산해보자rising time = 1.6us x 10 = 16us마지막 사진이 흐려서 잘 안보이지만 실험때 계산한결과 32us가 나왔다failing time = 3.2us x 10 = 32us마지막 사진 failing time = 16us

공학/기술| 2018.06.07| 5페이지| 1,000원| 조회(77)

전자공학 실험, Logic OR NOR 결과 보고서, 실험 2 Logic a..

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전자공학 실험 latch 결과 보고서

실험3 latch실험1RSQ*************00표-1 기본적인 RS latch 의 진리표 (NOR gate 이용)여기서 R=0 S=0 은 Hold OUT put에 효과를 가진다는 것을 알수 있다Not RNot SNot QNot Q*************1010110표-2 NAND gate 이용한 Rs-latch실험 1을 하면서 궁금했던 점은 1,1일 경우 출력의 현재 상태에 따라 출력 상태가 바뀌는데 그래서 실험시 표에 나와있는 순서대로 하지 않으면 결과값이 바뀔수도 있는데 처음 시작을 1,1로 시작하는게 실험할 때 더 좋을 것 같다실험 2RSEnableQNot Q0***************************************표-3 Enable이 있는 RS-latcg 의 진리표Enable을 넣는 이유는 어떤 값을 고정하기 위해서 이다.CLK라고 불리우는 이것은 Enable이 0~1로 변할때만 입력 D를 받아들여서 수정 및 입,출력값을 바꿀수 있다. 이것이 0이면 흔히 읽기 모드로 들어가 편집이 불가능하다3. D latchDEnableQnot Q0*************10표-4 D latch의 진리표D 래치는 SR의 상태천이를 유도하는 SR 입력이 01 또는 10 만이 존재한다. SR 래치의 입력?SR=11과?SR?래치의 입력?SR=00은 Q와?Q?출력이 같은 상태가 된다. 기본적으로 플립플럽에서 Q와?Q?출력이 상반된 상태가 나와야 한다. 따라서 Q와?Q?출력이 같은 논리는 피해야 한다. D 래치는 입력이 하나이므로 SR 래치의 금지된 상태가 되지 않도록 S와 R이 항상 반대의 로직이 되도록 D 입력의 NOT 게이트를 사용 하면된다3.2 입력 D에 1hz를 연결하면 (오실로스코프상에서 0~5V)1hz의 주파수만큼 0V 5V가 반복해서 걸린다우리는 앞에서 Enable이 읽기모드 쓰기모드를 결정한다는 것을 알았고. 실험결과Enable이 0일때는 Led에 불만 들어오고 1일경우에는 hz만큼 Led불이 깜박깜박 반복했다실험4. 1 chip D latch이번 실험은 앞서 실험만 D latch가 내장되어 있는 TTL을 사용해 증명하는 것이다0000~1111까지 입력하라고 했지만 CLK에 역할과 D-latch의 역할을 증명하는 것이므로 5개만 실험을 진행하였다 (LED는 4개 사용 순서대로 1,2,3,4라고 가정한다)switch1switch2switch3switch4불이들어온 LED11111,2,401112,40011400010개00000개각 스위치 별로 CLK가 0일때는 입력스위치값을 바꿔도 LED에 변화가 없었다

공학/기술| 2018.06.07| 4페이지| 1,000원| 조회(150)

전자공학 실험, 실험3 latch, latch 결과 보고서

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