약간의 문제가 있었다. 5번 실험에서 CLK가 1⟶0으로 갈 때는 신호를 전달하지 않아 항상 이전과 같은 결과를 관찰 할 수 있었다. ... ∘ 오차 및 토의- 이번 실험에서 RS latch 및 D latch의 동작과 그 특성에 대하여 실험하였다. 4번 실험까지는 특별한 어려움이 없었지만 마지막 실험에서 회로를 구성하는데
이번 실험 같은 경우에는 위의 사진과 같이 TTL IC 7475 안에 있는 4개의 D latch를 전부 사용하여 회로를 구성 하였다. ... 이 실험으로 데이터의 읽기 와 쓰기에 대해 더욱 잘 이해하게 되었고 latch가 메모리 소자의 기본적인 소자가 되는 것을 잘 이해하게 되었다.
실험 과정 및 결과 1) 실험 1 : R-S Latch with Enable (생략) - 74HC00 1개로 R-S Latch 회로를 구현한다. - Enable(C)에 1의 입력을 ... 0 CLK(C)=0일 때 D의 입력에 상관없이 이전 상태 유지 예상결과 Truth table과 일치한다. 4) 실험 4 : J-K Latch with Enable ( Gate 이용 ... 실험 1 ~ 실험 5까지 예상결과의 Truth table과 동일한 실험결과가 나왔다.
실험 결과는 위의 표와 같으며 이는 예비보고서의 Truth Table과 다르다. 예비보고서에서는 S값과 R값 둘 다 1이 입력되었을 때, 이라고 예상했다. ... 실험 과정 및 결과실험 1) R-S Latch with Enable⇒실험1은 4개의 2-input NAND gate를 1개의 74HC00칩(2-input NAND gate)을 이용하여 ... 그리고 S와 R값이 둘 다 0값일 때 Latch의 역할인 저장한 값()을 출력한다. 구현한 Latch에서 저장한 값이란 직전 출력 값()을 의미한다.
6번 실험 결과보고서 전자공학과 / 학년 / 학번 : / 이름 : 날짜 : / 담당조교님 : 실험 6. Latch & Flip - Flop 1. ... 예비 보고서에서 또한 그렇게 예상한 바 있다. 그 값은 위와 같다. 결과를 살펴보면 성공적인 결과임을 알 수 있다. ... 즉, D Latch는 S-R Latch를 변형한 것이었다. 예비 보고서에서 이러한 특징을 다룬 바 있는데 모호하던 개념이 회로 구성 과정에서 명확해졌다.
따른 출력 Q와 Q’이 있다.- S=1, R=0일 때 Q만 1이 출력되는 set, S=0, R=1일 때 Q’만 1이 출력되는 reset이 있다.- S=R=0일 경우 nor게이트의 결과 ... 실험 목적Flip-Flop과 latch에 대해 이해하고, 이 동작원리를 회로 설계를 통해 확인할 수 있다.Chapter 2. ... 출력이 결정된다.ü 기억소자(Memory element)- 말 그대로 기억할 수 있는 소자로, 전원이 공급되고 있는 동안에는 현재 상태를 그대로 유지할 수 있는 논리소자이다.- Latch
실험결과 Enable이 0일때는 Led에 불만 들어오고 1일경우에는 hz만큼 Led불이 깜박깜박 반복했다 실험4. 1 chip D latch 이번 실험은 앞서 실험만 D latch가 ... 실험 1을 하면서 궁금했던 점은 1,1일 경우 출력의 현재 상태에 따라 출력 상태가 바뀌는데 그래서 실험시 표에 나와있는 순서대로 하지 않으면 결과값이 바뀔수도 있는데 처음 시작을 ... 실험3 latch 실험1 R S Q 0 1 0 0 0 0 1 0 1 1 1 0 1 0 0 표-1 기본적인 RS latch 의 진리표 (NOR gate 이용) 여기서 R=0 S=0 은
실험의 Truth table은 예비보고서의 예상결과와 일치하였다. ... R-S Latch와는 다르게 J와 K에 모두 High가 들어갔을 때는 Toggle이 되었다. 실험의 Truth table은 예비보고서의 예상결과와 일치하였다. ... 실험의 Truth table은 J와 K가 모두 High일 때를 제외하고 예비보고서의 예상결과와 일치하였다.
디지털 시스템 설계 및 실험 결과보고서 작성자: 학번: 실험조: 실험일: 실험제목 Latch & Flip-Flop 실험목표 1. SR Latch를 설계한다. 2. ... 실험결과 nand 게이트를 이용한 SR Latch를 구현하였다. ... 예를 들어, 4번 째 JK Flip-flop의 경우 J에는 Q2와 Q3의 And 연산 결과가 K에는 logic 1이 들어감을 알 수 있다.
회로가 복잡해서 한번 잘못 만들면 틀린 부분을 찾기가 쉽지 않아 다시 처음부터 만들어야 하는 번거로움도 있었고, 결과 값에 대한 이론값을 몰라서 우리가 구한 결과 값에 대한 확신이 ... 그래서 다른 조들의 결과 값을 보았는데 각 조마다 달라서 아직도 이론값이 무엇인지 잘 모르겠다. ... 다만 이 실험의 목적은 RS Latch에 PRESET와 CLEAR, 그리고 enable을 추가함으로써 각각의 역할을 알아보는 실험이었다.
디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부 디지털 시스템 설계 및 실험 결과보고서 디지털 시스템 설계 및 실험 2016 전기전자공학부 이름 : 학번 : 실험제목 ... 실험결과 1. SR Latch 설계 [그림 1] SR Latch 시뮬레이션 결과 (입력 : S,R,CLR | 출력 : Q,Q_n) 2. ... Ripple counter를 추가해 한 모듈로 만들고 FPGA 보드에 올려 실험 결과를 확인했다.
작성되었으며, 보고서 평가 A+ 기초전자회로실험1 과목 A+ 받은 자료입니다. ... 실험결과 D flip-flop [그림 15-7] D latch and D flip-flop의 차이점 ? ... 고찰 SR latch and SR flip-flop의 1,1 (Nand) or 0,0 (Nor)에서 작동이 불가능한 경우를 해결하기 위해 나온 D latch and D flip-flop
7주차 결과보고서 실험 6 Latch & Flip-Flop ▶실험과정 및 결과 ◈ 실험 1 : R-S F/F 구성 사진 : - 74HC00게이트 4개를 사용하여 결손도를 참고하여 회로를 ... 실험결과를 예상할 때는 Q’에 대한 결과를 단순히 Q의 반대로만 생각했었는데 실제 결과는 단순히 반대가 아닌 결과가 도출되었다. - 실험 결과에 대한 고찰 : 실험결과는 예상한 실험결과와 ... 실험 결과 : 예상결과 실험결과 사진 입력 출력 D C Q(t) Q’(t) 0 0 Q(t-1) 0 0 1 0 1 1 1 1 1 분석 : - 예상한 결과와 일치하는 실험결과를 얻었다.
< 결과보고서 : 실험 5. ... 실험결과, 예비보고서와 사전 시뮬레이션을 통해 얻은 결과와 비교하여 보았을 때 래치와 플립플롭(Latch & Flip-Flop)을 통하여 여러 종류의 flip-flop을 구성하여 그 ... 회로 → R-S Latch의 실험에서 측정한 결과 값이 이론상의 값과 일치하는 것을 확인할 수 있었다.
디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부 디지털 시스템 설계 및 실험 결과보고서 이름 : 학번 : 실험제목 7-segment 실험목표 1. 4bit binary ... 구현된 결과물을 HBE-COMBO II-DLD 보드에 업로드하여 검증 실험결과 1. ... SR Latch module SRlatch(S,R,Q,NQ); input S,R; output Q,NQ; wire w1,w2; nand na1(Q,S,NQ); nand na2(NQ,
실험 3(예비보고서) 순차 논리 회로 기초 교류및전자회로실험 | 2020.10.02 개요 디지털 논리회로 교과에서 학습한 순차 논리 회로의 동작을 아두이노를 이용해 되풀 이해보고, ... 실험기기 랩톱 PC, 아두이노 우노 보드, 브레드보드, 전선, 디지털 테스터, 스위치, 저항, 함수발 생기 예비보고서 (1) SR 플립플롭 입력 S 와 R 에 0 이 입력되면 출력 ... 관련이론 플립플롭(Flip-flop)과 래치(latch) 전자공학에서 1비트의 정보를 보관, 유지할 수 있는 회로이며 순차 회로의 기본요소 이다.
아날로그 및 디지털회로 설계 실습 예비보고서 [설계실습 8. 래치와 플립플롭] 소속 담당교수 담당조교 수업시간 학번 성명 ? ... RS 래치의 출력값 확인 Level-sensitive Latch 회로도 래치의 입력, CLK, 출력 파형 : 래치의 파형 측정 결과, 진리표와 동일한 결과를 확인할 수 있었고, 이론부의 ... Level-sensitive Latch 회로도 Latch의 진리표 SRCP Q{bar{Q}} 0 0 uparrow Q{bar{Q}} 0 1 uparrow 0 1 1 0 uparrow
디지털 논리실험 및 설계 7주차 예비보고서 1. 실험 준비 1.1 S-R Latch와 S’-R’ Latch의 동작에 대해 설명하시오. ... EN=1인 경우에는 입력이 반전된 S’-R’ Latch이므로 S-R Latch와 동일하게 작동한다. 2.3 기본실험 (3) - 예상 결과 CLK J K Q Q’ ?? ... 실험 결과 2.1 기본실험 (1) - 예상 결과 Q S’ Q’ R’ S’ R’ Q Q’ 0 0 Invalid 0 1 1 0 1 0 0 1 1 1 No Change S와 R이 Active-LOW
