"fpga verilog"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

FPGA fpga 프로젝트 4bit full adder verilog FPGA 게임 하이닉스 설계 vivado

EasyAI “fpga verilog” 관련 자료

+Verilog Basic, FPGA,..등록일 2022.11.06 | 총 492자 | 6페이지 | 1,000원
+Verilog Basic, FPGA,..등록일 2022.11.06 | 총 2,135자 | 8페이지 | 1,000원

외 167건 중 선별하여 새로운 문서 초안을 작성해 드립니다

생성하기

판매자 표지는 다운로드시 포함되지 않습니다.

"fpga verilog" 검색결과 1-20 / 373건

FPGA보드, verilog를 이용한 piezo 피아노 코드

있습니다. 안 될 수도 있습니다.instruction 파일에 간단한 설명을 적어놓았으니 확인하세요.키패드 입력시 piezo에서 음이 나오고 옥타브를 조절할 수 있으며, FPGA보드

리포트 | 2,000원 | 등록일 2020.12.22 | 수정일 2021.12.13

다운로드 장바구니
Verilog Basic, FPGA, 시프트 레지스터 카운터 결과레포트

Verilog Basic, FPGA시프트 레지스터 카운터결과레포트1. 실험 제목1) Verilog Basic, FPGA2) 시프트 레지스터 카운터2. 실험 결과1) Ring c ... imulation 결과3. FPGA보드 사진1) Ring counter2) Johnson counter4. 실험 고찰이번 실험은 FPGA 보드와 Verilog를 이용하여 Ring counter ... ounter- verilog 코드- testbench 코드- simulation 결과2) Johnson counter- verilog 코드- testbench 코드- s

리포트 | 6페이지 | 1,000원 | 등록일 2022.11.06

다운로드 장바구니
Verilog Basic, FPGA, 시프트 레지스터 카운터 예비레포트

Verilog Basic, FPGA시프트 레지스터 카운터예비레포트1. 실험 제목1) Verilog Basic, FPGA2) 시프트 레지스터 카운터2. 관련 이론1) Verilog ... Basic, FPGA- Verilog의 구조(1) 시작부분 module의 선언module은 Verilog에서 기본 설계 단위이며 이를 통해 다른 모듈을 포함하는 계층적 구성을 할 ... 바(_): 가독성을 좋게 함. (2’b1100_0101)- Verilog 문법reg:절차형 할당문(always, initial)에 의해 값을 받는 객체이고, 신호를 저장하는 역할

리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

다운로드 장바구니
Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 예비레포트

Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증예비레포트1. 실험 제목1) Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증2. 실험 ... 주제1) Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증- Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다. ... - Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.3. 관련 이론1

리포트 | 4페이지 | 1,000원 | 등록일 2022.08.26 | 수정일 2022.08.29

다운로드 장바구니
verilog + fpga 엘리베이터 구현 코드 (층수, 문 열림닫힘, 화살표 등)

"verilog + fpga 엘리베이터 구현 코드 (층수, 문 열림닫힘, 화살표 등)"에 대한 내용입니다.

리포트 | 9페이지 | 2,000원 | 등록일 2023.10.12 | 수정일 2025.06.23

다운로드 장바구니
Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 7segment(fnd)

-실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(ALU, BCD-to-7segmemt)]-관련 이론1. ALU(Arithmetic Logic

리포트 | 5페이지 | 1,000원 | 등록일 2021.06.20

다운로드 장바구니
Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

1. 실험 제목 [Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증]2. 실험 목적-Hardware Description Language(HDL)을 이해 ... 도 있으며 시뮬레이션을 통해 제대로 동작하는지 검증할 수도 있다. 다양한 HDL이 존재하지만, verilog hdl 과 VHDL이 FPGA과 함께 널리 쓰인다. HDL은 단어와 기호 ... 하고 그 사용방법을 익힌다.-Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.

리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

다운로드 장바구니
Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 half, full, 4-bit adder

1. 실험 제목 [Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증(4-bit Adder)]2. 실험 목적- 1-bit Full Adder 와 Half ... Adder 의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.- 4-bit Adder를 Verilog HDL을 이용하여 설계하고, FPGA를 통하 ... 상에서 3개 입력이 대칭되어 있다고 할 수 없다.-4-bit adder-Verilog 문법initial , always block 은 모두 행동 모델링을 구성하기 위한 가장 중요한 구조

리포트 | 7페이지 | 1,000원 | 등록일 2021.06.20

다운로드 장바구니
FPGA 실습 보고서 (Digital Systems Design Using Verilog)

FPGA 2주차 실습 보고서실습이론FA(fulladder) : 입력 a,b와 carry in을 받아서 덧셈을 하여 carry out 과 sum을 내보내는 것MUX ... ry in)의 입력을 받아 a,b,c_in을 더해 sum,c_out(carryout)의 출력을 내보내는 것이므로 입출력을 먼저 다음과 같이 지정한다.고찰Verilog를 사용 ... 한 디지털 논리회로의 작성은 c언어와 유사한 형식으로 작성된다. c언어에서는 변수 선언을 통해 함수의 입력 값을 결정한다면 verilog에서는 input ,output 값을 먼저

리포트 | 15페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

다운로드 장바구니
[기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 결과보고서

1Result report Electronic Engineering기초전자회로실험Verilog Basic, FPGA / Shift register - FPGA자료는 실제 실험 ... Basic, FPGA② Shift register - FPGA2. 실험결과 및 사진FPGA에 Verilog로 입력한 Shift register Counter를 programing 한 이 ... _regVerilog for simulation3. 고찰실험에 앞서 FPGA의 구성과 동작원리를 알아보고 Verilog의 문법과 HDL에서의 CLK의 표현을 알아보고 기억소자인 F/F를 이용

리포트 | 3페이지 | 1,000원 | 등록일 2019.03.25 | 수정일 2019.04.01

다운로드 장바구니
[기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 예비보고서

1Preliminary report Electronic Engineering기초전자회로실험Verilog Basic, FPGA / Shift register - FPGA자료는 실제 ... Basic, FPGA② Shift register - FPGA2. 실험목적① Study the Basic Verilog, FPGA② Study the Shift register③ ... 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목① Verilog

리포트 | 8페이지 | 1,500원 | 등록일 2019.03.25 | 수정일 2019.03.29

다운로드 장바구니
FPGA 프로젝트 보고서 (MPU설계) (Digital Systems Design Using Verilog)

FPGA PROject 보고서microprocessor 소개본 microprocessor는 opcode 명령어를 읽어드리고, 해독하여 작업을 수행하는 fetch decode

리포트 | 37페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

다운로드 장바구니
FPGA 내용정리 (Digital Systems Design Using Verilog) (수기 작성 중요 내용 정리)

리포트 | 3페이지 | 1,000원 | 등록일 2020.03.12

다운로드 장바구니
디지털 시스템 실험 FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해 결과보고서

디지털 시스템 설계 및 실험 결과 보고서작성자:실험조:실험일:실험제목: FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해실험목표: FPGA ... 와 Verilog가 무엇인지 이해한다.Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.module LAB01_INTRODUCTION(inp1, inp2, inp3

리포트 | 3페이지 | 1,000원 | 등록일 2016.04.08

다운로드 장바구니
A+ 디지털 시스템 실험 FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해 <디지털 시스템 실험 2주차 결과보고서>

및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해실험목표① FPGA와 Verilog가 무엇인지 이해한다.② Verilog로 설계한 회로의 동작 ... 디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목FPGA ... 을 FPGA를 통해 검증한다.실험결과1) MODULE 1의 예제구현하게 될 논리 회로이다. 베릴로그 코드Model Sim을 통해 시뮬레이션 하기위한 TB 코드토의2주차 실험은 간단한 논리

리포트 | 3페이지 | 1,500원 | 등록일 2017.01.01 | 수정일 2017.01.04

다운로드 장바구니
[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 결과보고서

1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA ... 제목Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① 1-bit Full Adder와 Half Adder의 심볼 ... 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.② 4-bit Adder를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법

리포트 | 6페이지 | 1,500원 | 등록일 2019.03.19 | 수정일 2019.03.29

다운로드 장바구니
led로 문의 동작을 표현하는 엘레베이터 구현(verilog HDL,FPGA board)

1. Elevator 소개Elevator 특징-5층 엘리베이터 시스템-상태는 reg [1:0] status로 "11" 문이 열리고 닫히는 상태 "10" 상승상태 "01"하강상태 "00"정지상태로 나누고 각각 상태일 때 외부 입력이나 내부 입력이 들어올 때 다음 상태를..

리포트 | 34페이지 | 3,000원 | 등록일 2013.12.28 | 수정일 2013.12.30

다운로드 장바구니
[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

FPGA를 통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. 실험제목Verilog HDL을 이용한 Full Adder ... 와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① Verilog 문법, initial과 always, 배열과 대한 개념 및 예시② 1-bit Full Adder ... 1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및

리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01

다운로드 장바구니
[기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 예비보고서

. 실험제목Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2. 실험목적① BCD code, Seven-segment ... display를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다회로부품Field Programmable Gate Array(FPGA ... 1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및

리포트 | 6페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

다운로드 장바구니
[기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 결과보고서

1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 ... Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2. 실험목적① BCD code, Seven-segment display에 대한 ... display를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다3. 실험 결과4. 고찰Seven-segment display의 원리에 대해 배우

리포트 | 3페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

다운로드 장바구니

이전10개12 3 4 5 6 7 8 9 10 다음10개

파워링크

신청하기