"전자전기컴퓨터설계2"의 검색결과 입니다.

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전전설2 프로젝트 전전설1 전전설3 반도체 전전설2 7 plc 전전설2 계산기 verilog flip flop 시립대 논리회로

EasyAI “전자전기컴퓨터설계2” 관련 자료

+전자전기컴퓨터설계1 결과보고서 2주차등록일 2023.03.16 | 총 5,814자 | 16페이지 | 2,000원
+서울시립대 전자전기컴퓨터설계실험3 예..등록일 2022.03.10 | 총 4,943자 | 9페이지 | 2,500원

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"전자전기컴퓨터설계2" 검색결과 1-20 / 4,587건

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전자전기컴퓨터설계1 결과보고서 2주차

1. 서론가. 실험의 목적기본 실험장비 사용 (Function Generator & Oscilloscope)나. 실험이론오실로스코프란 전기신호를 화면에 나타내 주는 것이다. 전원 ... 수 있다. 수평 편향계는 또 수평입력신호에 의해 작동할 수 있는데, 2개의 정보를 x,y축에 표시한다. 알 수 있는 정보는 평균치, 첨두치, 실효치, 최소치, 최대치 등이 있 ... 하는데, +,-를 이용해서 양수 음수를 입력할 수 있고 output 을 누르면( 그 전에 오실로스코프에 전선을 연결해야 한다) 함수 출력이 완료된다.2. 실험장비 및 재료

리포트 | 16페이지 | 2,000원 | 등록일 2023.03.16

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전자전기컴퓨터설계실험2 실험1 예비레포트

1. 실험 소개가. 실험 목적TTL을 이용한 논리 회로 구성을 이해하고 다음과 같은 내용을 포함하여 실험 및 설계 능력을 함양한다.⚫ OR 게이트 논리 회로 실험⚫ XOR 게이트

리포트 | 13페이지 | 1,500원 | 등록일 2020.11.24

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서울시립대 전자전기컴퓨터설계실험3 예비레포트 2주차

전자전기컴퓨터설계실험32주차 결과보고서학과 : 전자전기컴퓨터공학부학번 :이름 :RLC Circuit실험 목표RLC Circuit을 구현하고 Transient Response ... -damping이 일어난다.■ Quality Factor Q공진 곡선이 있을 때 Q= 로 나타내어, f0는 그 회로의 공진 주파수, f1, f2는 각각 공진할 때 흐르는 전류의 1/(0 ... = ), Q 가 높을수록 bandwidth는 좁아지고, Q가 낮을수록 bandwidth는 넓어진다.실험1) Transient ResponseFigure 2. RLC Circuit[1-1

리포트 | 9페이지 | 2,500원 | 등록일 2022.03.10

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서울시립대학교(시립대) 전자전기컴퓨터설계실험2(전전설2) 파이널 프로젝트(Final Project)

전자전기컴퓨터설계실험 2(최기상 교수님)파이널 프로젝트1. 설계 목표2. 코드 설명3. 작동 모습1. 설계 목표● 초기 화면엔 학번과 영어 이름을 출력한다.● 첫 번째 기능 ... 설정한다.☞ 시간, 날짝 변경은 SW를 통해 변경한다.☞ 입력 clk로 1MHz를 사용한다.2. 코드 설명module project (rst, clk, dipsw, button ... ] lcd_data;reg [2:0] state;reg [6:0] h_one, m_ten, m_one, s_ten, s_one, ms_ten, ms_one; // default c

리포트 | 78페이지 | 1,500원 | 등록일 2023.11.12 | 수정일 2023.11.24

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전자전기컴퓨터설계실험2(전전설2) 계산기 프로젝트 팩토리얼 및 quiz mode 포함

∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙eft, Cursor_Up,Cursor_Down,Cursor_Home, Cursor_one1,Cursor_one2, Cursor_ten1, Cursor_ten2;input cnt ... :0] LCD_DATA;reg [2:0]State;// LCD표시input game_mode;output sound;wire sound;reg r;reg buffer;// game ... _mode에서 소리나오게 하기 위함.// game_mode on/offinput SW1, SW2, SW3, SW4, SW5;// op연산reg [15:0] bin;reg [15:0

리포트 | 35페이지 | 20,000원 | 등록일 2020.12.22

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[비대면] 전자전기컴퓨터설계실험1 2주차 레포트 (시립대) (전전설1)

할만큼 큰 경우에 주로 High-Z를 사용한다는 것을 알 수 있다.[참고 문헌]서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험1’수업 참고자료 Hyperlink "https://www ... 전전컴설계실험-1예비리포트-2예비보고서[예비 1] Function Generator Agilent 33220A의 매뉴얼을 참조하여 다음 사항에 대해 조사하시오.- 발생시킨 정현파 ... 는 주기 T를 의미하고 단위는 s이다. Freq를 활성화시켰던 동일한 7번 소프트 키를 다시 누르면 Period를 활성화시킬 수 있다.2. Amplitude진폭을 의미한다. 8번키

리포트 | 7페이지 | 1,500원 | 등록일 2021.03.07

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

multiplexer(MUX)의 형태이다.4. 참고문헌1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) M. Morris Mano, Michael D. Ciletti(2016 ... :4 Decoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.- , , ,(2) 교안의 4:2 Encoder의 진리표로부터 논리회로 ... 를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.- ,(3) 교안의 2:1 Mux의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.-(4

리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

diagramSource codeTestbench testbench 시뮬레이션 결과4. 참고문헌1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) 차재복(2019). 정보통신 ... 화 한다.⑤ 적절한 논리 회로도를 설계한다.2. Materials and Methods가. 실험 장비HBE Combo-II SE3. Prelab(1) In-Lab 실습 0/1의 코드를 작성 ... Pre-reportSequential Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab04(결과) / 2021년도(대면) / A+

) / 올림수는 C(LED1)ABSC*************101(2) [실습 2] one-bit 전가산기를 다음의 두 가지 방법으로 각각 설계하시오.a. 1비트 반가산기의 module ... 하여 Combinational Logic을 설계 및 실험하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) Net 자료형a. Net 자료형: 소자간 ... )b. Net 자료형 선언의 예(2) Variable(변수적) 자료형a. Variable 자료형: 절차형 할당문 사이의 값의 임시 저장- 프로그래밍 언어의 variable과 유사

리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

pecified by the following Verilog description4. 참고문헌1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) M. Morris Mano, Michael. ... 의 Logic Value Systme을 작고 있어서 그 Value들을 설계자는 잘 이해하여야 한다.④ VHDL을 사용한 Top-Down 방식으로의 의식전환이 전통적이고 보수적인 전자 기술자 ... HDL 언어로 코딩하고 simulation 결과를 첨부하시오.a. 실습 1: bit operators를 이용하여 2-input AND 게이트 설계b. 실습 2: Gate

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

하였을 때 역시 결과는 이론적 진리표의 값과 동일했다.6. Reference1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) M. Morris Mano, Michael D ... ) [실습 1] bit operators를 이용하여 2-input AND 게이트 설계Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 AND Gate ... (LED1)ABX000010100111(2) [실습 2] Gate Primitive를 이용하여 2-input AND 게이트 설계Source codeTestbenchPin

리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab02(결과) / 2021년도(대면) / A+

적인 진리표의 값과 일치하는 것을 확인할 수 있다.6. Reference1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) M. Morris Mano, Michael D ... 한다.나. 실험 이론(1) ASICa. ASIC의 이해- 특정한 전자/정보통신 제품에 사용할 목적으로 설계된 비메모리 반도체 칩으로, 복잡한 큰 디지털 시스템은 앞서 소개한 TTL ... 비용설계 변경호환성개발 기간PLD중~저저용이여러가지FPGA중저용이여러가지1주 이내Semi Custom고~중중불편보통 한가지1달 이상Full Custom고고불편한가지3달 이상(2

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.15

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(결과) / 2021년도(대면) / A+

Configuration까지 수행해서 동작을 확인하였을 때의 결과는 역시나 이론적 진리표의 값과 동일했다.6. Reference1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) M ... this lab(1) [실습 1] 2:4 Decoder를 설계하시오.Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 2:4 Decoder의 동작 ... 의 회로도를 Gate primitive 방법으로 디자인하시오.Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 4:2 Encoder의 동작을 확인

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab04(예비) / 2021년도(대면) / A+

하여 Combinational Logic을 설계 및 실험하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) Net 자료형a. Net 자료형: 소자간의 물리 ... . Net 자료형 선언의 예(2) Variable(변수적) 자료형a. Variable 자료형: 절차형 할당문 사이의 값의 임시 저장- 프로그래밍 언어의 variable과 유사한 개념 ... 의 실행에 의해 좌변 variable에 값이 할당되는 소프트웨어적인 특성① 우변 수식의 event 발생과는 무관② 할당문들의 순서가 시뮬레이션 결과에 영향을 미칠 수 있음2. 실험

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab01(예비) / 2021년도(대면) / A+

의 신호를 부호화 된 신호로 변환하여 컴퓨터 내부로 들여보내는 조합 논리회로로, 2^n개의 입력신호로부터 n개의 출력신호를 만든다. 오직 한 비트만이 1, 나머지비트는 0이 되는 입력 ... 회로, XOR 게이트 논리 회로, 반가산기 회로, 전가산기 회로를 설계 및 실험한다.나. 실험 이론(1) CMOS- CMOS(Complementary Metal Oxide ... 의 소자에는 이러한 정전기에 대한 보호회로를 내장하고 있 지만 그래도 주의하여 취급하는 것이 좋다.(2) TTL- TTL(Transistor-Transistor Logic)은 바이폴라

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1 ... ) 플립플롭 회로a. 래치(Latch)- 2개의 NOR 게이트로 구성된 래치의 동작SETRESETOUTPUT00변화 없음10Q = 101Q = 011Invalid (Q = / Q ... 의 반전)d. D 플립플롭- 오직 하나의 데이터 입력을 갖음.- 클럭이 발생하였을 때, 입력 D의 상태를 Q에 전달함.DCLKQ0011(2) 데이터의 저장과 전송a. 플립플롭- 플립

리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

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[전자전기컴퓨터설계실험2] Verilog를 이용한 디지털 시계 (알람, 스탑워치, LED 기능 포함)

_E, LCD_RS, LCD_RW, PIEZO;output [7:0] LCD_DATA, LED;wire LCD_E, PIEZO;reg LCD_RS, LCD_RW;reg [2:0 ... 0100, LINE2 = 4'b0101, DELAY_T = 4'b0110, CLEAR_DISP = 4'b0111; integer CNT, CNT_M;reg CLK_M;

리포트 | 81페이지 | 5,000원 | 등록일 2020.09.07

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab08(예비) / 2021년도(대면) / A+

대학교 전자전기컴퓨터설계실험2 실험 교안2) M.Morris Mano, Michael D. Ciletti. Digital Design with an Introduction to ... 7-Segment의 제어기가 설계된다.(2) PIEZO- 주파수를 조정하여 소리를 발생할 수 있는 출력 장치이다.- 멜로디 등의 소리나 경고음 등을 표현할 수 있다.- 음성 주파 ... 디지털 장치 제어를 실험하며 그의 controller를 설계한다. 또한 Behavioral level 모델링, Module instantiation을 이용한 Structural

리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+

Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) 플립 ... 플롭 회로a. 래치(Latch)- 2개의 NOR 게이트로 구성된 래치의 동작SETRESETOUTPUT00변화 없음10Q = 101Q = 011Invalid (Q = / Q = 0)b ... )d. D 플립플롭- 오직 하나의 데이터 입력을 갖음.- 클럭이 발생하였을 때, 입력 D의 상태를 Q에 전달함.DCLKQ0011(2) 데이터의 저장과 전송a. 플립플롭- 플립플롭

리포트 | 16페이지 | 2,000원 | 등록일 2022.07.16

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

. 실험 이론(1) ASICa. ASIC의 이해- 특정한 전자/정보통신 제품에 사용할 목적으로 설계된 비메모리 반도체 칩으로, 복잡한 큰 디지털 시스템은 앞서 소개한 TTL 등 ... 설계 변경호환성개발 기간PLD중~저저용이여러가지FPGA중저용이여러가지1주 이내Semi Custom고~중중불편보통 한가지1달 이상Full Custom고고불편한가지3달 이상(2 ... 들도 설계하기 부적합하다.2. Materials and Methods가. 실험 장비HBE Combo-II SE3. Prelab(1) PROM, PAL, CPLD, FPGA에 대하

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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