"논리회로및설계"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

verilog pmos nmos FPGA 게임 실험12 멀티플렉서 4bitfulladder 두더지 잡기 센서입력처리 stopwatch 설계 논리회로 신호등

판매자 표지는 다운로드시 포함되지 않습니다.

"논리회로및설계" 검색결과 921-940 / 3,115건

전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

. 결론 (43)Ⅳ. 참고문헌 (44)1Ⅰ. 서론1. 실험 목적본 보고서에서는 베릴로그 HDL을 사용하여 순차 논리를 설계 및 실험한다. 플립플롭과 레지스터, SIPO를 행위수준 모델링 ... 으로 구현하고, 설계한 논리를 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.2. 실험 이론2.1. Combinational Logic디지털 회로 이론에서 조합 ... 의 논리회로가 간단하다. 디지털 시스템 설계에서의 회로를 구성할 때, 조합 논리와 결합하여 순차 회로의 기능을 구현하는 중요한 요소이다. 마이크로프로세서와 같은 디지털 로직

리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

다운로드 장바구니
디지털회로실험 텀프로젝트 3비트 가산기를 이용한 7세그먼트 디스플레이

. 회로도 및 구성※ 패턴도 (점프선 3개 사용)※ 회로구성 (기판 앞)※ 회로구성 (기판 뒤)4. 실험 결과5. 고찰이번 텀 프로젝트는 3비트 가산기를 이용한 7세그먼트 디스플레이 ... 였고 패턴도도 점프선을 최소한으로 하는 방향으로 완성했다. 앞서 실험실 개방 때 회로도가 제대로 작동함을 확인하였지만 막상 텀 당일에 설계해보니 납땜이 미숙하여 시간이 오래 걸렸 ... 고, 점프선을 작게 사용하여 패턴도를 작성하다보니 작업 시 생각보다 어려움이 많았다. 디스플레이 출력이 제대로 나왔고 이번 실험을 통해 회로 구상과 설계뿐만 아니라 실질적인 작업의 숙련도 또한 중요하다고 느꼈다.

리포트 | 9페이지 | 10,000원 | 등록일 2020.04.21 | 수정일 2022.11.11

다운로드 장바구니
서강대학교 디지털논리회로실험 - 실험 9. Memory Elements : ROM/RAM 예비 보고서

디지털논리회로실험예비 보고서[11주차]실험 9. Memory Elements : ROM/RAM1. 실험 목적1) 메모리 소자들의 동작 원리와 활용 방법을 이해한다.2 ... 1) ROM (Read Only Memory)반도체 기억 장치의 하나이며 일단 저장된 내용은 전원을 제거하여도 지워 지지 않는다는 특성 이 있다. 회로 설계 관점에서는 n개의 입력 ... 과 b개의 출력을 갖는 조합논리회로로 볼 수도 있다. [그림 1]은 이러한 ROM의 일반적인 구조를 나타낸다. ROM 중에서 대표적으로 사용되어 온 EPROM의 경우 저장된 데이터

리포트 | 7페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

다운로드 장바구니
기초전자설계및실험 예비보고서 JK Flip-Flop과 클락생성

다.실험회로 및 시뮬레이션 결과4.1)JK Flip-Flop설계문제 1 : NAND와 NOR게이트 조합-그림 9.1과 같이 NOR와 NAND 게이트 조합한 동기식 JK Flip ... 의 논리 회로는 그림 9.1과 같다.JK flip-flop operationHYPERLINK "https://en.wikipedia.org/wiki/Flip-flop ... 하는 클락 파형을 설계할 수 있다.클락은 NE555외에 수동진동자를 활용하여 얻을 수 있다. 수동진동자는 고정된 클락을 생성하며 출력단에 분배회로를 구성하여 낮은 주파수를 얻을 수 있

리포트 | 5페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30

다운로드 장바구니
판매자 표지

실험 제목: R, L, C 수동소자와 TTL IC

하여 구분할 수 있도록 하였다. TTL IC칩은 내부 회로구성 설계 방식에 따라 Bipolar와 CMOS방식으로 제작되며 집적도, 전력소모 및 처리속도 등을 7400시리즈 중간 ... 0~60V까지 연속 가변이 되는 2개의 출력과 TTL IC회로의 전원으로 사용할 수 있는 고정전압 5V의 출력을 갖고 있다.전압 및 전류 측정장치디지털멀티미터 – DM441B전압 ... cDC전압 측정 보다는 AC전압을 측정하기 위하여 개발된 방비로 아날로그 전압의 주파수, 진폭등의 변화를 그려주는 기능을 한다.실험회로 및 시뮬레이션결과유의사항실험과정에서 560W

리포트 | 5페이지 | 1,500원 | 등록일 2020.01.23

다운로드 장바구니
시립대 전전설2 [3주차 예비] 레포트

this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용 ... (베릴로그)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다."라고 위키백과에서 정의되어있습니다, 한마디로 어떤 하드웨어 ... 하여 실행 조건을 갖춰놓은 모델링 기법이다. 시뮬레이션에는 유리하나 칩설계를 위해서는 수정을 거쳐야 한다.자료형 의미wire 함축된 논리적 동작이나 기능을 갖지 않는 단순한 연결을 위한

리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

다운로드 장바구니
서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

하였다. VHDL로 설계시 실험 에서 사용할 수 있는 TTL 소자의 개수 및 종류와 fan-in, fan-out을 고려하여 처음 설계한 회로를 변 형할 필요가 없으므로 매우 편리하다. 남은 실험과 텀프로젝트에 대비하여 VHDL에 대해 충분히 숙 지할 필요가 있을 것 같다. ... 디지털논리회로실험결과 보고서[5주차]실험 5. Arithmetic comparator, Adder and ALU1. 실험 개요1) Arithmetic comparator를 기본 ... 설계두 3비트 2진수 A, B의 크기를 비교하는 회로를 [그림 1]과 같이 설계하였다. 이때, 음수는 취급 하지 않으며 각 출력의 논리식은i_{ 2}=a _{ 2}⊙ b _{ 2

리포트 | 8페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

다운로드 장바구니
디지털 실험 9장(멀티플렉서를 이용한 조합논리) 예비보고서

실험 예비 보고서(9장 멀티플렉서를이용한 조합논리)실험 목적-멀티플렉서를 이용하여 비교기와 패리티 발생기를 설계하고 그 회로를 시험한다.-2XN 입력의 진리표를 수행하기 위해 N ... 의 하나는 진리표로부터 바로 조합 논리 함수를 실현할 수 있는 것이다. 예로써, 실험 7에서는 그림 9-2(a)에 제시된 진리표로부터 오버플로우 에러를 검출하는 회로가 필요 ... 하여 신호를 전송하는데 사용한다.4*1 MUX 진리표S1S0Y00I001I110I211I3S1,S0은 Y 출력을 결정하게 할 결정자 또는 선택자가 된다. 논리회로와 진리표를 구성

리포트 | 14페이지 | 3,000원 | 등록일 2019.12.17

다운로드 장바구니
서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 예비 보고서

디지털논리회로실험예비 보고서[3주차]실험 3. Decoders and Encoders1. 실험 목적1) 일반적인 binary decoder의 동작 원리를 이해한다.2) 7-s ... ) Decoder하나의 코드 체계를 다른 코드 체계로 변환하는 논리 회로이며 일반적으로 입력이 출 력에 비해 더 적은 bit수를 갖는다. 대표적으로 n-to-2^{ n} binary ... 므로 논리 회로는 [그림 4]처럼 구현될 수 있다.[그림 4]2) EncoderDecoder와 반대의 기능을 하는 논리 회로이며 일반적으로 입력이 출력에 비해 더 많 은 bit수를 갖

리포트 | 11페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

다운로드 장바구니
저전력 VLSI 기술

*************43725-1679.pdf [4] 저전력 회로 설계를 위한 효과적인 단열 논리 설계 https://dspace.inha.ac.kr/bitstream/10505/18026/1 ... Gating Clock gating DVFS 단열회로 Energy harvesting EDA tool다른 저전력 설계 기술에 비해 구현이 용이 사용하지 않는 block 에서 발생 ... , PMU 로직 추가필요 이로 인한 전력 소모 및 설계 비용 동반 Power Gating SLEEP 모드에서의 leakage power 를 줄이는 것 ( 특정기간 동안 동작하지 않

리포트 | 17페이지 | 1,000원 | 등록일 2020.04.29

다운로드 장바구니
실험23_계수기 회로_결과레포트

하였다. 그렇지만 다시 이 신호를 다른 JK FF의 Clock으로 사용하여 출력한 JK FF의 신호에서 진폭의 감소가 없었음을 보았을 때 설계상의 한계 출력치로 추정할 수 있었다. 물론 논리적인 참 거짓 판별에서는 문제가 없었으며, 2진 계수기로서 올바르게 설계되었음을 보였다. ... 실험23. 계수기 회로실험일 : 2000 년 00 월 0 일제출일 : 2000 년 00 월 0 일학 과학 년분 반조학 번성 명전자전기공학부2▣ 결과보고서1. 실험이론⑴ 계수기 ... 회로계수기는 JK flip-flop(이하 FF)의 toggle동작을 이용하여 입력되는 Clock의 수를 세는 디지털 회로이다.그림 23.1 2-bit 계수기계수기내의 JK FF

리포트 | 3페이지 | 1,000원 | 등록일 2020.04.15

다운로드 장바구니
논리 대수와 드모르간 정리, 간소화 결과보고서 A+

로만 들었던 함수 발생기, 오실로스코프를 직접 다뤄보면서 익숙해졌고, 디지털 공학 수업과 논리회로설계 시간에 배운 Timing-Diagram에 대해 직접 구현해보아서 의미가 있 ... Experiment-Report(4장 논리 대수와 드모르간 정리, 간소화)1. 실험목적실험적으로 Boolean 대수의 여러 법칙을 증명한다.규칙 10과 11을 증명할 회로를 구성 ... 한다.실험적으로 4입력 변수를 갖는 회로의 진리표를 결정하고, 수학적으로 등가인지를 증명하기 위해 드모르간 정리를 이용한다.2. 자료 및 관찰1.A + 0 = A의 회로구성

리포트 | 5페이지 | 1,000원 | 등록일 2020.03.05 | 수정일 2020.03.12

다운로드 장바구니
판매자 표지

컴퓨터 개론 레포트

만을 위한 코드 체계가 아닌, 전 세계 언어를 하나의 코드 체계안으로 통합하려는 컴퓨터 업체들의 협의에 의해 만들어진 코드이다. (0)논리곱 회로는 논리곱 조건을 만족시키는 회로로서 2 ... 컴퓨터의 회로는 집적 회로 이었다.제2세대 주기억 장치에는 접근 시간이 짧은 자기코어 가 이용되었으며, 기억 용량이 큰 자기 드럼 및 자기 디스크가 보조기억 장치로 사용 ... 논리 연산자를 정리하고 이것이 컴퓨터에서 중요하게 쓰이는 이유가 무엇인지를 설명하시오.논리 회로는 조건을 만족시키는 회로에 따라 나눌 수 있다. OR, NOT, AND 회로에 따라

리포트 | 2페이지 | 1,500원 | 등록일 2020.01.15

다운로드 장바구니
서울시립대 전자전기설계2(전전설2) 2주차 사전보고서

, FPGA는 모두 PLD(Programmable Logic Device)인데 이는 소자 제조 후 사용자가 내부 논리회로의 구조를 변경할 수 있는 집적회로이다. 회로가 정의되지 않 ... 을 사용하는 순차 회로나 대용량 회로의 사용에 적합하다. 이러한 특징 덕에 FPGA는 더 유연하고 복잡한 설계를 가능하게 한다. 그러나 더 많은 칩이 들어가기에 칩 한 개당 고비용이 ... 며 논리 소자/셀 개수는 4320개이다.4. HBE Combo-2 SE의 입출력 장치와 그 종류 및 특성FND(Flexible Numeric Display) : 숫자 또는 문자

리포트 | 4페이지 | 1,500원 | 등록일 2019.10.13

다운로드 장바구니
서강대학교 디지털논리회로실험 - 실험 4. Multiplexer, Demultiplexer and Comparator 예비 보고서

하는 논리 회로 를 [그림 12]와 같이 설계할 수 있다.f=(x _{ 2}?y _{ 2})+(x _{ 1}?y _{ 1})+(x _{ 0}?y _{ 0})이다.[그림 12]3 ... 디지털논리회로실험예비 보고서[4주차]실험 4. Multiplexer, Demultiplexer and Comparator1. 실험 목적1) Tri-state 소자의 동작 원리 ... 및 예상 결과1) Tri-state buffer 소자의 동작 확인Schematic 회로 및 시뮬레이션 결과는 다음과 같다.[그림 15][그림 16][그림 2]의 진리표와 [그림

리포트 | 9페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

다운로드 장바구니
서강대학교 디지털논리회로실험 - 실험 2. Digital Logic Gates 예비 보고서

디지털논리회로실험예비 보고서[2주차]실험 2. Digital Logic Gates1. 실험 목적1) TTL의 동작 원리를 확인한다.2) 주어진 진리표를 논리식으로 최적화한다.3 ... ) 논리식을 TTL로 구현하여 그 동작을 확인한다.4) Xilinx ISE로 설계된 회로를 FPGA로 구현하고 그 동작을 확인한다.2. 관련 이론1) TTL (Transistor ... Transistor Logic)반도체를 이용하여 구현한 논리회로의 한 종류이다. 고속용, 저전력용 등 용도에 따른 다양한 종류의 TTL이 있다. 동작속도가 빠르지만 소비전력이 크

리포트 | 7페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

다운로드 장바구니
기초전자회로실험 예비보고서 - Boolean 대수

(거짓)과 1(참)의 2가지 값만을 처리하고 이는 논리회로의 상태와 서로 대응되는 성질을 가진다. 목적은 교환법칙, 결합법칙, 분배법칙을 이용하여 변수 사이의 진리표, 논리도의 입출력 ... 의 기본법칙실험회로 및 시뮬레이션 결과4.1 Boolean 대수측정문제 : AND, OR, NOT 게이트만 사용1. Boolean 대수 기본법칙 1번 식A0X000101A1X ... Boolean 간략화문제측정문제 : AND, OR, NOT 게이트만 사용참고문헌민상원, 『설계능력 향상을 위한 전기, 전자, 통신, 컴퓨터공학 기초전공실험, (2011년)예비보고서 기초전자회로실험1 실험일: 년 월 일

리포트 | 4페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30

다운로드 장바구니
판매자 표지

전자공학과 대학원 자기소개서 작성 성공패턴 면접기출문제와 구두면접예상문제 입시시험문제

, 커패시터, 인덕터) + OP Amp를 사용한 회로의 분석을 배우는 기초적인 과목. 선수 과목으로 미적분 및 일반물리를 요구한다..논리회로(디지털 논리회로) 및 실험 - AND ... , OR, NAND등 디지털 회로를 만드는데 사용되는 기초적인 이론을 배우는 과목.전자 회로 (및 실험) - 기본적인 전자소자(주로 트랜지스터)의 동작원리 및 소자를 이용한 회로 설계 ... 한다..디지털시스템 설계.ASIC(주문형 반도체 회로) 설계.VLSI(대규모 집적 회로) 설계 - 선수과목으로 논리회로를 요구한다..SoC(System on Chip) 설계

자기소개서 | 436페이지 | 9,900원 | 등록일 2019.05.10

다운로드 장바구니
기초전자회로실험 예비보고서 - n-bit 이진가산기

회로 Z로 논리 게이트가 구성됨을 확인할 수 있다n-bit 이진 가산기: 가장 낮은 비트(LSB:least Significant Bit)의 가산기에는 반가산기를,나머지 상위 비트 ... 계산 부분을 n-bit이진 가산기로 구성할 수 있다고 생각하면 된다실험회로 및 시뮬레이션 결과4.1 XOR 게이트◈ 논리식 을 만족하는 회로를 구성하고 진리표를 작성한다. 진리표 ... .3절 설계2)의 NAND 또는 NOR게이트 활용실험 에서 자신이 설계한 회로도를 비교하고 차이점을 확인한다.4.4 3-Bit 이진 가산기 설계4.2와 4.3절에서 구성한 회로

리포트 | 7페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30

다운로드 장바구니
7세그먼트 디코더 실험보고서

로, 1은 0으로 수정하여 설계하면 된다.[세그먼트 디코더의 회로도]3. 실험 예비보고3.1 기초 이론의 식 (1)과 같이 실험 4의 [표 4-2] BCD/10진수 디코더의 부울 함수 ... 진수/2진수(4-line to 2-line) 우선순위 인코더(큰 숫자가 우선순위가 높음)의 출력 A와 B에 대한 논리함수를 나타내고, AND 및 OR 게이트로 구성된 4진수/2진수 ... 방법 및 순서5.1 실험 예비 보고 3.3에서 설계한 4진수/2진수(4-line to 2-line) 우선 순위 인코더를 AND, OR, NOT 게이트를 사용하여 구성하라.5.2

리포트 | 8페이지 | 1,000원 | 등록일 2020.04.26

다운로드 장바구니

이전10개 42 43 44 45 464748 49 50 51 다음10개

파워링크

신청하기