"Verilog 시뮬레이션"의 검색결과 입니다.

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"Verilog 시뮬레이션" 검색결과 341-360 / 416건

디지털 논리회로 실험, 부울법칙 및 드모르간, 글리치, 해저드, half/full adder 실험 결과 보고서

그림Ⅰ 결과분석 및 고찰4단원의 실험에서는 부울 법칙과 드모르간 정리가 성립함을 관찰하였다. 이를 위해서 먼저 verilog 코드를 작성하고 시뮬레이션을 실행하여 결과 그래프를 얻 ... 고 이를 또다시 진리표로 나타내서 좌변과 우변이 같음을 확인하였다.5단원의 첫 실험은 정적 해저드가 있는 회로를 관찰하는 것이었다. 시뮬레이션 결과 100ns 부근에서 글리치 ... 가 발생함을 확인하였다. 그리고 추가로 몇 개의 게이트를 추가하여 해저드를 제거한 다음 시뮬레이션을 통해서 글리치가 제거됨을 확인하였다.Ⅱ 결과토의사항0. 드모르간의 정리를 실험하기

리포트 | 3페이지 | 1,000원 | 등록일 2009.07.18

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전전컴설계실험2-12주차 결과

(Conclusion)참고문헌(References)1.Introduction.(1)Purpose of this LabXilinx에서 Verilog Code를 이용하여 자신의 학번과 이름 ... 시뮬레이션을 시작한다.9. 실제 장비의 FPGA Module에 프로그래밍하여 동작을 확인하기 위해 IMPACT를 실행한다.10. Initialize Chain을 사용해 JTAG

리포트 | 21페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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[VerilogHDL] 4bit 2진 덧셈기 설계(LED 및 dotmatrix 제어)

인 17은 A그룹 LED와 B그룹 LED가 모두 꺼지면서 C그룹 LED에 0001형태로 점등되고 캐리비트가 점등된다. 한편, Dotmatrix블록에서는 "Verilog HDL"이

리포트 | 8페이지 | 1,000원 | 등록일 2015.08.02

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Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

로 넣어주게 되면 output 값은 1의 값을 신호로 얻을 수 있다.▶ Verilog code 및 시뮬레이션 결과module GATE(A,B,C);// 함수 선언input A,B ... 는 and연산을 하여 신호를 내보낸다.즉, C = X ? Y▶ Verilog code 및 시뮬레이션 결과module ADDER(X,Y,C,S);// 함수선언input X,Y ... + B?C + C?A▶ Verilog code 및 시뮬레이션 결과module FADDER(S,C0,C1,X,Y);//함수선언input C0,X,Y;//input 설정output

리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 2-예비,결과 보고서

.-> 실험1과 실험2의 파형을 비교해 보았을 때, schematic으로 시뮬레이션한 waveform은 verilog로 시뮬레이션한 waveform보다 노이즈가 적게 나왔으나 회로 ... 보다 verilog로 시뮬레이션한 회로의 지연시간이 더 작았다. 그러나 실험1과 실험3은 각각 schematic과 gate-level로 설계 했음에도 불구하고 실험1에 보이지 않 ... 실험2 예비보고서① Verilog의 Module instantiation에 대하여 설명하시오.-> Windows는 메모리의 효율적인 사용을 위하여 프로그램의 수와는 관계없이 코드

리포트 | 9페이지 | 1,000원 | 등록일 2009.01.25

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결과보고서-Exp9.Inverse DCT Hardware Module Design.hwp

well with the given input file?⑴tb_Transpose.v의 시뮬레이션● 4개의 입력이 들어온 바로 다음 posedge에서 transpose 된 output ... 의 시뮬레이션●4개의 입력이 들어온 바로 다음 posedge에서 IDCT된 값이 나가고 있음을 알 수 있다.확대한 모습2) Draw the block diagram of your ... 분야에서 사용되고 있는데, 하드웨어 디자인 시뮬레이션에서 latency는 initial input이 들어온 다음에 output을 식별할 수 있을 때 까지 걸리는 시간을 의미

리포트 | 12페이지 | 2,000원 | 등록일 2010.10.09

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하이닉스반도체 자기소개서, 최종합격, 자소서, 우수예문

를 고려하여 인덕터를 빼고 제작할 수 있는 필터를 생각했습니다. 밤새 공부를 하고 가상 설계를 한 뒤에 시뮬레이션을 시도하였습니다. 그 시뮬레이션에 대한 분석으로 오류를 제거하고, 회로 ... 했습니다. 대역을 사용하기 위해 설계를 완성했던 소자에 대한 값을 변경하고 각각의 Gain값도 변경하여 적용했습니다. 다시 시뮬레이션을 통해 확인을 하고 설계 마무리를 했습니다. 사람 ... 에서 Verilog, C언어를 사용하여 Embedded system을 만드는 프로젝트도 경험할 수 있었습니다.반도체 공정을 직접 보거나 실습해보지 못했지만, 실무 경험을 쌓기 위해

자기소개서 | 5페이지 | 3,000원 | 등록일 2014.07.14

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현대자동차 자기소개서 최종합격

하면서 현대자동차의 차량설계, 전자개발부문에 관심을 가졌습니다. 또한 전자회로수업을 통해 회로분석능력을 키울 수 있었고 전공과목들을 이수하면서 MATLAB, C언어, Verilog ... 하여 회로설계를 하였지만, 인덕터에 의한 캐패시터의 자기장문제를 고려하여 인덕터를 빼고 제작할 수 있는 필터를 생각했습니다. 밤새 공부를 하고 가상 설계를 한 뒤에 시뮬레이션 ... 을 시도하였습니다. 그 시뮬레이션에 대한 분석으로 오류를 제거하고, 회로 설계를 완성하였습니다.이 프로젝트를 응용하기 위해 AM라디오에 적용을 했습니다. 실험실에서 사용가능한 주파수대역

자기소개서 | 2페이지 | 3,000원 | 등록일 2014.07.14

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반가산기, 전가산기, 4비트 전가산기, 전가감산기 설계 (자일링스)

을 위해 Verilog HDL 또는 VHDL을 통한 시뮬레이션을 수행하고,정상적을 동작하는지를 확인한다.◆ 설계 과정기초가 되는 반가산기를 시작해 이를 토대로 전가산기와 4비트 가산기 ... ···············설계 과정···············3반가산기···············진리표···············소 스···············4시뮬레이션 ... ···············5전가산기···············6진리표···············카르노맵···············소 스···············7시뮬레이션

리포트 | 16페이지 | 2,000원 | 등록일 2011.12.10

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시프트 레지스터, Verilog HDL을 이용한 주파수 분주기 설계 디지털회로실험 예비보고서

디지털회로실험 사전보고서-Lesson 14 시프트 레지스터,Verilog HDL을 이용한 주파수 분주기 설계□ 시뮬레이션배 주파수 분주기module div_2n(clk_16m ... [1];assign out_2m = clk_div[2];assign out_1m = clk_div[3];endmoduleVerilog HDL 코드시뮬레이션 결과모듈의 이름을 div

리포트 | 4페이지 | 1,000원 | 등록일 2010.05.23

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디지털 논리 실험, 기본 논리 게이트 예비 보고서

)의 동작 방법을 확인하고, 각 소자를 verilog HDL로 구현하여 검증한다.② 기본적인 논리 게이트를 이용한 간단한 회로의 구성을 이해한다.③ 지연시간의 개념을 이해한다.2 ... ’을 ‘1’로 변환시킨다.3. verilog HDL 코드분석‘timescale 1ns/1ps // 테스트 시간 척도(참조시간단위)/(정밀 ... $finish; // 시뮬레이션을 종료end / endmodule

리포트 | 3페이지 | 1,000원 | 등록일 2009.07.18

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VHDL과 VerilogHDL의 차이점

VHDL과 Verilog HDL의 차이점VHDL과 Verilog HDL은 모두 Hardware Description Language 이다. VHDL은 개발 이후 IEEE에 의해 ... 표준화된 HDL이라면 Verilog HDL은 회사에서 개발하여 발전한 HDL이다. Verilog HDL은 자사에서 생산되는 칩에서 전용으로 사용하는 것이다.VHDL은 문법 구조 ... 가 명확하고 문법제약이 강하기 때문에 표준화되어 학교나 연구실 같은 곳에서 많이 사용된다. 반면 Verilog HDL은 상대적으로 문법제약이 약해서 유연성과 효율성이 높아 회사

리포트 | 1페이지 | 1,000원 | 등록일 2008.03.18

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[ASIC] VHDL, Verilog, SystemVerilog의 비교

타입들이 비트 레벨의 표현법을 갖고 있음을 인식한다. 지원되는 자료표현들은(String을 제외하고) 자유롭게 혼용될 수 있다.Verilog의 시뮬레이션 semantics는 VHDL ... 시뮬레이션 제어 capabilities (system tasks) 세트를 정의한다. 이러한 미리 정의된 시스템 tasks와 복잡한 데이터 타입의 부족의 결과로 Verilog 사용 ... VHDL, Verilog, System Verilog의 비교Introduction무수한 하드웨어설계언어의 개선이 증가함에 따라, 특정 설계에 있어 어느 언어가 최적인지를 결정

리포트 | 7페이지 | 1,500원 | 등록일 2008.04.03

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10.25(UART)

Report1. 실습 제목UART2. 실습 목표verilog HDL 코드를 작성하여 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치 파일에서 byte operation ... 과 bit operation에서의 소스가 어떻게 바뀌는지 알아보고 시뮬레이션 결과를 통해 확인한다.3. 실습 내용byte operation`include "../src/includes

리포트 | 5페이지 | 1,000원 | 등록일 2011.12.15

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led전광판 자료조사

가 특정칩만을 프로그래밍 할수 있는건가요?PLD도 그 종류가 다양하듯 언어 또한 다양합니다. 그러나 현재 표준언어는 VHDL과 Verilog이 두가지 뿐입니다. 용량이 아주 작 ... 다. 즉, 복잡한 매뉴얼로 회로의 동작 내용을 설명하는 대신, 회로의 동작 내용을 문서화하여 설명하기 위해 개발했다. 그러나 이런 문서를 회로 디자인 과정에서 시뮬레이션에 사용 ... 을 줄이고, 설계 과정에서 발생하기 쉬운 오류에 대한 수정 작업을 쉽게 해준다.? 여러 가지의 설계 기법의 구현 : 대규모의 디지털 시스템에 대한 명세의 기술, 설계, 시뮬레이션 등

리포트 | 3페이지 | 2,500원 | 등록일 2011.11.20

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Minterm 값 출력 및 Parity bit를 통한 에러 검출

이 될 것이다.▶ verilog codemodule Minterm(X,M);input [2:0]X;output [7:0]M;wire [2:0]A;not (A[0],X[0]);not ... ▶ 시뮬레이션 결과- 이런 식으로 1부터 8에 해당하는 2진수 신호를 주었을 때, 각각의 Minterm은 8개씩 존재(즉, 가 능한 모든 조합), 8개의 조합중 하나의 조합만이 최적 ... 가 짝수가 되도록 추가된 bit- 데이터에서 “`1”의 개수가 홀수개 이면 Prity값은 1을 갖고, 짝수개 이면 Parity값은 0을 갖는다.- verilog codemodule

리포트 | 4페이지 | 1,000원 | 등록일 2009.05.07

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FF, SP CONVERSION

-Flop을 설계해보고 시뮬레이션 해본다. 또한 F/F를 이용하여 8-bit serial-to-parallel register를 설계하고 시뮬레이션 해본다.Xilinx ISE ... Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본 ... 적으로 XST라는 자체 합성툴을 사용하지만 조건에 따라서는 외부 합성툴을 사용하기도 하며 그 대표적인 것이 신플리서티에서 나온 ‘Synplify’라는 툴이다. 시뮬레이션으로 기능을 검증

리포트 | 14페이지 | 1,000원 | 등록일 2010.03.26

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[Verilog 언어] 기본시계 소스코드입니다.

1. 소 스module timer(Mili_Low, Mili_High,Sec_Low, Sec_High, Min_Low, Min_High, Hour_Low, Hour_High, CLK); output [3:0] Mili_Low, Mili_High, Sec_Low, Se..

리포트 | 2페이지 | 2,500원 | 등록일 2009.01.14

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연세대 전기전자 기초실험 8. 조합 회로 설계 실험 (결과보고서)

멀티플렉서의 원리를 파악하고 verilog로 시뮬레이션 하는 것이었다. 또한 7-세그먼트 제어기도 verilog 시뮬레이션으로 동작시켜 보았다. 이번 실험에서는 특별히 브레드 보드 ... 를 이용하여 회로를 구성하는 것이 아니라 단순히 컴퓨터를 이용, verilog 코드로 각 조합 회로의 동작을 확인하는 것이었다. verilog 코드를 이용하는 것이 처음이었기 때문 ... 하였는데 별 문제 없이 출력값이 나오는 것을 볼 수 있었다. 결과적으로 verilog 코드가 숙달되지 않아 실험하는데 어려움을 겪었지만 시행착오를 반복한 결과 별 문제 없이 실험을 끝낼 수

리포트 | 5페이지 | 1,000원 | 등록일 2007.12.30

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 3-예비,결과 보고서

알아볼 수 없을 것으로 예상하여 gate-level형식으로 verilog coding하여 설계했다. verilog로 설계한 것을 waveform으로 시뮬레이션한 결과 진리표와 같 ... BCD 입력에 대한 9의 보수 생성기의 진리표② 작성된 진리표를 바탕으로 BCD 입력에 대한 9의 보수 생성기를 Schematic 혹은 Verilog를 이용하여 설계 ... 으로 시뮬레이션한 결과 1번 진리표와 똑같이 출력된 것을 알 수있다.③ BCD 입력에 대한 9의 보수 생성기의 logic diagram을 완성하시오.BCD입력에 대한 9의 보수 출력

리포트 | 8페이지 | 1,000원 | 등록일 2009.01.25

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