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디지털시스템설계 2주차 과제2025.05.041. Verilog 프로그래밍 이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다. 2. 1-Bit Full Adder 이번 과제에서는 1-Bit Full A...2025.05.04
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한양대 Verilog HDL 22025.05.041. Verilog HDL Verilog HDL (Hardware Description Language)은 IEEE 1364에서 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. Verilog는 CLK에 따라 동시동작 하므로 동시성을 표현할 수 있고, 컴파일 과정이 기존의 프로그래밍언어와는 다르지만 기본적인 문법은 C언어와 유사합니다. 2. Half Adder (HA) Half Adder (HA)는 기본적인 덧셈 연산을 하는 장치로, 입력 2개와 출력 2개의 구조를 띄고 있습니다. 출력은 Carry와 Sum으로 나타...2025.05.04
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[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. HDL을 사용해 설계할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 모듈 단위로 설계하며, Behavioral level, Data Flow level, St...2025.05.01
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Semiconductor Device and Design2025.05.101. CMOS process design rules CMOS 설계 규칙은 특정 공정을 사용하여 제조할 회로의 물리적 마스크 레이아웃이 준수해야 하는 일련의 기하학적 제약 조건 또는 규칙입니다. 주요 목적은 가능한 한 작은 실리콘 영역을 사용하면서도 전반적인 수율과 신뢰성을 달성하는 것입니다. 이러한 규칙에는 금속 및 폴리-Si 상호 연결과 같은 최소 허용 선폭, 최소 기능 치수, 두 개의 이러한 기능 사이의 최소 허용 간격 등이 포함됩니다. 이러한 설계 규칙은 CMOS 인버터의 NMOS와 PMOS 트랜지스터 사이의 간격을 결정합니다...2025.05.10
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디지털시스템설계실습_HW_WEEK92025.05.091. 4비트 CLA 어드러 4비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 6.672ns임을 확인했습니다. 2. 32비트 CLA 어드러 32비트 CLA 어드러를 구현하고 RTL 스키매틱과 합성 스키매틱을 비교했습니다. 테스트 벤치 코드를 통해 시뮬레이션을 수행했고, 결과 분석을 통해 Critical Path Delay가 7.416ns임을 확인했습니다. 3. 비트 수에 따른 Critical Path ...2025.05.09
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[건국대학교 컴퓨터프로그래밍2 A+][2024 Ver] 과제72025.01.201. C언어 클래스와 객체 이 프레젠테이션에서는 C언어의 클래스와 객체에 대해 다루고 있습니다. 주요 내용은 다음과 같습니다: 1. Circle 클래스: 반지름(radius) 멤버변수와 면적(getArea) 멤버함수로 구성됩니다. 디폴트 생성자와 매개변수 생성자를 사용하여 객체를 생성할 수 있습니다. 2. Rectangle 클래스: 가로(width), 세로(height) 멤버변수와 면적(getArea) 멤버함수로 구성됩니다. 디폴트 생성자, 매개변수 생성자, 정사각형 판단 함수(isSquare)를 포함하고 있습니다. 3. Po...2025.01.20
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기초전자회로및실험2 -ALUs(Arithmetic logic units)를 이용한 n-bit 계산기 설계2025.05.101. 입력 입력은 기본적으로 10의자리 스위치와 1의 자리 스위치를 이용하여 각각 구현합니다. 스위치로 입력한 10진수의 값을 Decimal to Binary (74147) 소자를 이용해서 2진수로 변환하고, 이를 4bit adder(74283) 2개를 이용하여 구현한 8bit BCD to Binary를 통해 binary로 변환시켜 2진수 표현 입력 스위치에는 풀업 저항을 사용합니다. 2. 감가산기 계산기의 집적도를 고려하여 가산기와 감산기를 동시에 설계합니다. AND, OR, XOR 와 같은 기본 소자들로 FULL ADDER를 구...2025.05.10
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Voltage Divider 회로 실험 결과 보고서2025.01.031. Voltage Divider 이 실험에서는 Voltage Divider 회로를 구성하여 입력 전압(Va)과 출력 전압(V)의 관계를 옴의 법칙을 통해 확인하였습니다. 또한 Voltage Adder 회로를 통해 중첩의 원리를 확인하였고, Capacitor를 이용한 Voltage Divider 회로에서 Capacitor의 리액턴스가 저항의 역할을 대신한다는 것을 알 수 있었습니다. 마지막으로 멀티미터의 입력 임피던스가 측정값에 영향을 미치는 것을 확인하였습니다. 1. Voltage Divider A voltage divider i...2025.01.03
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A+ 연세대학교 기초아날로그실험 5주차 예비레포트2025.05.101. Operation amplifier (Op-amp) Op-amp는 다섯 개의 단자 중 두 개의 입력단자 과 사이의 전압 차이를 증폭하여 출력 단자로 출력하거나 여러 연산을 수행할 수 있는 소자이다. 이때 Op-amp의 출력 값은 이며 여기서 는 Op-amp의 open loop Voltage gain이다. 이 식에 따라 입력 전압 과 의 차이에 를 곱한 값이 출력 전압 값이 되므로 입력 전압에 비해 출력 전압이 증폭되기 때문에 Amplifier라고 불린다. 2. Inverting amplifier Inverting amplifi...2025.05.10
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4비트 Binary Adder, 2's Complement 4비트 Adder/Subtrater 연산회로 예비보고서2025.01.121. 2의 보수 수 체계 2의 보수 방식을 이용하면 가산기/감산기를 한 회로에 표현할 수 있다. 양수의 경우에는 보통 쓰는 숫자를 2진수로 바꿔서 사용할 수 있다. 그러나 음수의 경우에는 다른 방법으로 표현을 하게 된다. 즉 양수에서 음수로 음수에서 양수로 변환해야 할 때는 2의 보수로 바꾼 다음에 1을 더해 주면 된다. 2의 보수를 쓰는 이유는 디지털의 가/감산을 위한 것이다. 빼기의 경우는 양수를 음수로 바꾸어 더하면 된다. 또한 음수를 뺄 경우에는 음수를 양수로 변화시키면 된다. 2. 부호 크기 2진수 체계 부호 크기 2진수 ...2025.01.12
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