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디지털시스템설계실습_HW_WEEK122025.05.091. 32-bit ALU 설계 이번 실습에서는 32비트 ALU(Arithmetic Logic Unit)를 설계하고 구현하였습니다. 하위 모듈인 Full Adder, ALU_1, ALU_2를 구현한 후 이를 활용하여 32비트 ALU Top Module과 Pipeline Top Module을 구현하였습니다. 다양한 ALU 연산(AND, OR, ADD, SUB, SET ON LESS THAN)을 수행하고 그 결과를 시뮬레이션을 통해 확인하였습니다. 또한 Synthesis 후 Schematic을 분석하여 Critical Path Delay...2025.05.09
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아주대학교 A+전자회로실험 실험1 예비보고서2025.05.091. 연산 증폭기(OP Amp) 연산 증폭기(OP Amp)는 두 개의 입력단(-IN, +IN)과 한 개의 출력단(OUT)을 갖는 단위 소자다. 입력과 출력은 V_out = A_v(V_+in - V_-in)의 관계를 가지고 두 입력 신호의 전압차를 증폭하는 차동 선형 증폭기이다. 연산 증폭기라고 불리는 이유는 이를 이용해 여러 가지 연산이 가능하도록 회로를 구성할 수 있기 때문이다. 2. 부궤환 증폭기(Negative Feedback Amplifier) 출력을 입력으로 되돌리는 것을 궤환(feedback)이라고 한다. 출력이 입력에 ...2025.05.09
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[예비보고서] 9.4-bit Adder 회로 설계2025.04.251. 전가산기 설계 전가산기에 대한 진리표를 작성하고, Karnaugh map을 이용하여 간소화된 SOP 또는 POS 형태의 불리언식을 구했습니다. 이를 바탕으로 AND, OR, NOT 게이트를 이용한 논리 회로를 설계하였고, 더 간소화된 XOR 게이트를 활용한 다단계 조합 논리 회로를 설계하였습니다. 마지막으로 2비트 가산기 회로를 설계하였습니다. 1. 전가산기 설계 전가산기는 디지털 회로 설계에서 매우 중요한 기본 구성 요소입니다. 전가산기는 두 개의 이진수를 입력받아 합과 자리올림수를 출력하는 회로입니다. 이를 통해 더 복잡한...2025.04.25
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Semiconductor Device and Design - 9-102025.05.101. 1비트 가산기 및 감산기의 레이아웃 1비트 가산기 및 감산기의 레이아웃을 설명합니다. 캐리, 합, XOR 신호를 사용하여 1비트 가산기와 감산기의 회로를 구현합니다. 스위치를 0으로 설정하면 가산기, 1로 설정하면 감산기로 동작합니다. 2. 1비트 가산기 및 감산기의 기능 1비트 가산기와 1비트 감산기의 기능을 설명합니다. 1비트 가산기는 두 입력 비트와 캐리 비트를 더하여 합과 새로운 캐리 비트를 출력합니다. 1비트 감산기는 두 입력 비트와 캐리 비트를 빼서 차와 새로운 캐리 비트를 출력합니다. 3. 병렬 가산기 회로의 기능...2025.05.10
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한양대 Verilog HDL 12025.05.041. Verilog HDL Verilog는 IEEE 1364로 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. VHDL과 다르게 순차적으로 작동하지 않고 clock에 따라 동시 동작하기 때문에 동시성을 표현할 수 있습니다. Verilog HDL은 Behavioral, Data flow, Structural 레벨로 나뉘며 각각 장단점이 있어 목적에 맞게 사용해야 합니다. 2. AND Gate AND gate의 Verilog 코드를 작성하고 시뮬레이션을 통해 입출력 값이 AND gate의 Truth table과 일치하...2025.05.04
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중앙대학교 아날로그및디지털회로설계실습 4-bit Adder 회로 설계2025.05.101. 전가산기 회로 논리회로에서 전가산기 회로를 구성하여 실험하였다. 전가산기 회로는 A(피가수), B(가수), Cin(자리올림수)의 입력과 S(합), Cout(자리올림수) 출력으로 되있다. 전가산기의 예비보고서에서 확인했던 것처럼 불리언 식 Cout은 A ⊕ B ⊕ Cin이고, S의 경우는 A ⊕ B ⊕ Cin이 된다. 식에 따라 다르게 하여 실험을 진행하였는데 첫 번째 실험에서는 NOT, AND, OR gate으로 전가산기를 구성하였고, 두 번째 실험에서는 XOR, AND, OR gate를 사용하여 전가산기를 구성하였다. 입력과...2025.05.10
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아날로그 및 디지털회로 설계 실습 실습9_4-bit Adder 회로 설계_결과보고서2025.01.211. 전가산기 회로 설계 이번 실습에서는 AND, OR, NOT gate를 이용하여 2-단계 전가산기 회로와 XOR gate를 이용한 다단계 전가산기 회로를 설계하고 구현하였습니다. 스위치를 이용하여 입력을 변화시키며 출력을 관찰하였고, LED를 연결하여 결과를 확인하였습니다. 실험 결과는 설계실습계획서에서 작성했던 진리표와 일치하였습니다. 설계실습계획서에서는 3-input AND gate와 4-input OR gate를 이용하여 2-단계 회로로 설계했지만, 실습에서는 2-input AND gate와 2-input OR gate만 ...2025.01.21
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아날로그 및 디지털회로 설계 실습 실습9_4-bit Adder 회로 설계_예비보고서2025.01.211. 조합논리회로 설계 조합논리회로의 한 예로 가산기 회로를 설계하는 방법을 이해한다. 전가산기에 대한 진리표를 작성하고 Karnaugh 맵을 이용하여 간소화된 불리언식을 구한다. 이를 바탕으로 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하고, XOR gate를 이용하여 보다 간소화된 다단계 조합 논리회로를 설계한다. 마지막으로 2Bit 가산기 회로를 설계한다. 2. 전가산기 설계 전가산기에 대한 진리표를 작성하고 Karnaugh 맵을 이용하여 간소화된 불리언식을 구한다. 이를 ...2025.01.21
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디지털 논리실험 6주차 예비보고서2025.05.061. ALU 74181의 기능 ALU 74181을 이용하여 네 자리 이진수의 덧셈을 구현하는 방법을 설명하였습니다. 74181의 A+B, XOR, A-B-1, AB minus 1 기능을 이용하여 이진수의 덧셈, 비교, 뺄셈 등을 수행할 수 있습니다. 2. 이진수 덧셈 구현 ALU 74181의 A+B 기능을 이용하여 네 자리 이진수의 덧셈을 구현하는 방법을 설명하였습니다. 입력 값이 active low이므로 실제 입력 값을 반대로 넣어야 하며, 출력 값 역시 active low임을 주의해야 합니다. 3. 이진수 비교 구현 ALU 74...2025.05.06
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[A+, 에리카] [A+] 2021-1학기 논리설계및실험 Flip-Flops, Latch 실험결과보고서2025.05.011. Flip-Flop Flip-Flop은 클럭(CLK) 입력을 받아 그에 따라 상태를 바꾸는 기억소자입니다. 실험에서는 74LS112를 활용하여 JK Flip-Flop의 동작을 확인하였습니다. JK Flip-Flop은 SR Flip-Flop, D Flip-Flop과 달리 negative edge일 때 출력이 바뀌며, J와 K가 둘 다 1인 경우에는 출력값을 반전시켜줍니다. 2. Latch Latch는 클럭(CLK) 입력을 가지지 않는 기억소자입니다. 실험에서는 SR Latch와 D Latch의 동작을 확인하였습니다. SR Latc...2025.05.01
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