총 19개
-
디지털시스템설계 이론과제22025.05.091. 디지털 시스템 설계 이 과제는 디지털 시스템 설계에 대한 내용을 다루고 있습니다. 과제에서는 0부터 999까지 카운트하는 카운터 모듈과 11011 패턴을 검출하는 유한상태기계(FSM) 모듈을 설계하고 검증하는 내용이 포함되어 있습니다. 카운터 모듈은 동기화된 리셋 입력을 가지며, 999에서 다음 값으로 넘어갈 때 0으로 초기화됩니다. FSM 모듈은 중첩된 패턴 검출을 허용하는 Mealy 모델로 설계되었습니다. 과제를 통해 디지털 시스템 설계 및 검증 기법을 익힐 수 있습니다. 1. 디지털 시스템 설계 디지털 시스템 설계는 현대...2025.05.09
-
[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 2 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. HDL을 사용해 설계할 경우 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 모듈 단위로 설계하며, Behavioral level, Data Flow level, St...2025.05.01
-
한양대 Verilog HDL 22025.05.041. Verilog HDL Verilog HDL (Hardware Description Language)은 IEEE 1364에서 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. Verilog는 CLK에 따라 동시동작 하므로 동시성을 표현할 수 있고, 컴파일 과정이 기존의 프로그래밍언어와는 다르지만 기본적인 문법은 C언어와 유사합니다. 2. Half Adder (HA) Half Adder (HA)는 기본적인 덧셈 연산을 하는 장치로, 입력 2개와 출력 2개의 구조를 띄고 있습니다. 출력은 Carry와 Sum으로 나타...2025.05.04
-
Verilog HDL을 이용한 AND Gate 설계 및 FPGA 구현2025.11.121. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, IEEE 1364로 표준화되어 있습니다. 회로 설계, 검증, 구현 등의 용도로 사용 가능하며, 회로도 작성 대신 언어적 형태로 전자회로의 기능을 구성합니다. Module 단위로 설계되며, Synthesis 부분과 Test bench로 구성되어 있습니다. 2. HDL 설계 레벨 HDL 설계는 세 가지 레벨로 구분됩니다. Behavioral level은 진리표와 같이 case를 이용하여 회로의 동작을 정확하...2025.11.12
-
[A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 3 실험결과보고서2025.05.011. Verilog HDL Verilog HDL은 FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. IEEE 1364로 표준화되어 있으며 회로 설계, 검증, 구현 등의 용도로 사용할 수 있습니다. Verilog HDL을 사용하면 회로도 작성 대신 언어적인 형태로 전자회로의 기능을 구성할 수 있습니다. 회로를 구성하는 Synthesis 부분과 회로의 동작을 가상으로 시험하는 Test bench로 구성되어 있습니다. 주로 Data Flow level과 Structural level을 이용한 설계를 사용...2025.05.01
-
[논리회로설계실험] Xor gate & Xnor gate (logic gate 구현)(성균관대)2025.01.161. XOR Gate XOR Gate는 수리논리학에서 주어진 2개의 명제 가운데 1개만 참일 경우를 판단하는 논리 연산입니다. 홀수 개의 input이 '1'일 때 output이 '1'이며, 짝수 개의 input이 '1'일 때, output이 '0'입니다. 2. XNOR Gate XNOR Gate는 XOR Gate에 Not Gate가 연결된 것으로 XOR Gate와 정반대의 논리값을 출력합니다. 홀수 개의 input이 '1'일 때, output이 '0'이며, 짝수 개의 input이 '0'일 때, output이 '1'입니다. 3. Da...2025.01.16
-
조합 논리 회로 실험 및 구현2025.12.121. Combinational Logic (조합 논리 회로) 논리 회로는 combinational logic과 sequential logic 두 가지로 구분된다. 조합 논리 회로는 이전 출력 정보와 관계없이 현재 입력 정보만으로 출력 값이 결정되는 회로이다. n개의 입력에 대해 m개의 출력을 갖는 구조를 가지며, sequential logic 회로에 비해 상대적으로 단순한 계산을 필요로 한다. 이번 실험에서는 조합 논리의 기본 개념을 이해하고 MUX/DEMUX와 Encoder/Decoder의 정의와 원리를 학습한다. 2. MUX/D...2025.12.12
-
Sequential Logic 회로 설계 및 구현 실험2025.12.121. Sequential Logic 회로 Sequential Logic 회로는 현재 입력뿐만 아니라 이전 상태에 영향을 받아 현재 출력을 생성하는 디지털 회로이다. Combinational Logic 회로와 달리 메모리 요소를 포함하여 이전 출력의 일부를 기억하고 이를 다음 출력 생성에 사용한다. 일반적인 구조는 Combinational Logic 회로와 메모리 요소로 구성되며, 현재 입력과 이전 상태(state)를 함께 처리하여 출력을 결정한다. 2. Shift Register Shift Register는 여러 개의 D Flip-...2025.12.12
-
유한상태머신 기반 신호등 설계 및 구현2025.12.121. Finite State Machine (FSM) FSM은 유한한 개수의 구분되는 상태를 가지는 시스템으로, 한 번에 하나의 상태만 가질 수 있으며 상태 전환은 순식간에 이루어진다. 현재 상태와 입력에 따라 다음 상태가 결정되는 구조이며, 상태 간의 전환을 전이(transition)라고 부른다. State diagram을 통해 시각적으로 표현되며, 상태를 나타내는 원과 상태 전환 경로를 보여주는 선으로 구성된다. 2. Mealy Machine과 Moore Machine Mealy Machine은 입력과 현재 상태에 의해 출력이 ...2025.12.12
-
베릴로그 HDL을 이용한 AND, OR 게이트 설계 및 구현2025.12.101. Verilog HDL (Hardware Description Language) Verilog HDL은 FPGA 또는 집적회로 설계에 사용되는 하드웨어 기술 언어입니다. 회로도 작성 대신 프로그래밍 방식으로 전자 회로를 구성할 수 있으며, Synthesis와 Test bench를 통해 설계 및 시뮬레이션이 가능합니다. 모듈 단위로 설계되며, 기본 구조는 module 선언으로 시작하여 endmodule로 종료됩니다. 모든 문장은 세미콜론으로 끝나며, 예약어는 소문자로 기술해야 합니다. 2. HDL 설계 레벨 (Design Leve...2025.12.10
1 / 2
