
디지털시스템설계 2주차 과제
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2023.03.27
문서 내 토픽
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1. Verilog 프로그래밍이번 과제에서는 Verilog 프로그래밍을 통해 1-Bit Full Adder와 8-to-1 MUX를 구현하는 것이었습니다. 학생은 Verilog 문법을 처음 다루어 어려움이 있었지만, 실습 예제를 복습하면서 모듈, 포트 선언, 벡터 형식 등 Verilog 기본 개념을 익혀나갔습니다. 특히 s[2], s[1], s[0]를 잘못 입력하여 결과가 올바르지 않았던 경험을 통해 Verilog 코드 작성 시 주의해야 할 점을 배웠습니다.
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2. 1-Bit Full Adder이번 과제에서는 1-Bit Full Adder를 Verilog로 구현하였습니다. 학생은 Verilog 코드와 테스트 벤치 코드, 회로도 스케치, 시뮬레이션 결과 파형을 제출하였고, 파형과 스케치를 비교하여 결과가 올바르게 나왔음을 확인하였습니다.
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3. 8-to-1 MUX또한 8-to-1 MUX를 Verilog로 구현하였습니다. 학생은 Verilog 코드와 테스트 벤치 코드, 회로도 스케치, 시뮬레이션 결과 파형을 제출하였고, 파형과 진리표를 비교하여 입력과 출력이 잘 동작하고 Y 값이 정확하게 출력되는 것을 확인하였습니다.
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1. Verilog 프로그래밍Verilog는 하드웨어 설계를 위한 강력한 프로그래밍 언어입니다. 이 언어는 디지털 회로 설계, 시뮬레이션, 합성 및 검증을 위해 널리 사용됩니다. Verilog는 모듈 기반 설계 방식을 지원하여 복잡한 시스템을 쉽게 구현할 수 있습니다. 또한 다양한 데이터 타입과 연산자를 제공하여 복잡한 로직을 표현할 수 있습니다. Verilog는 FPGA 및 ASIC 설계에 널리 사용되며, 하드웨어 설계 분야에서 필수적인 언어로 자리잡고 있습니다.
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2. 1-Bit Full Adder1-Bit Full Adder는 디지털 회로 설계에서 매우 중요한 기본 구성 요소입니다. 이 회로는 두 개의 1-bit 입력과 1-bit 캐리 입력을 받아 1-bit 합과 1-bit 캐리 출력을 생성합니다. 1-Bit Full Adder는 더 복잡한 산술 회로의 기본 빌딩 블록으로 사용됩니다. 예를 들어, 다중 비트 가산기는 여러 개의 1-Bit Full Adder를 연결하여 구현할 수 있습니다. 1-Bit Full Adder는 CPU, DSP, 메모리 등 다양한 디지털 시스템에서 핵심적인 역할을 합니다. 따라서 이 회로의 설계와 동작 원리를 이해하는 것은 디지털 회로 설계 분야에서 매우 중요합니다.
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3. 8-to-1 MUX8-to-1 MUX(Multiplexer)는 8개의 입력 신호 중 하나를 선택하여 단일 출력으로 전달하는 회로입니다. 이 회로는 디지털 시스템에서 데이터 선택 및 스위칭 기능을 수행하는 데 사용됩니다. 8-to-1 MUX는 3개의 선택 신호를 사용하여 8개의 입력 중 하나를 선택할 수 있습니다. 이를 통해 다양한 데이터 경로를 구현할 수 있어 복잡한 디지털 회로 설계에 활용됩니다. 8-to-1 MUX는 CPU, 메모리, 데이터 버스 등 다양한 디지털 시스템의 핵심 구성 요소로 사용되며, 효율적인 데이터 처리와 전송을 가능하게 합니다. 따라서 이 회로의 설계와 동작 원리를 이해하는 것은 디지털 회로 설계 분야에서 매우 중요합니다.
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신호및시스템(건국대) 9주차과제1. 신호 및 시스템 이 과제는 신호 및 시스템 수업의 9주차 과제로, 주기 신호 생성, 푸리에 급수 함수 개발, 복소 계수 계산 및 도시, 부분 푸리에 급수를 이용한 신호 재구성 등의 내용을 다루고 있습니다. 이를 통해 신호 및 시스템 분석 기술을 익히고 응용할 수 있습니다. 2. 푸리에 급수 이 과제에서는 FourierSeries.m 함수를 개발하여 복...2025.01.17 · 공학/기술
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신호및시스템(건국대) 3주차과제1. 신호 및 시스템 이 과제는 신호 및 시스템 수업의 3주차 과제입니다. 과제에는 다음과 같은 내용이 포함되어 있습니다: 1) 각 열 데이터를 단일 그림에 서브플롯으로 표시하기, 2) 오디오 샘플 데이터를 재생하고 재생 시간을 변경하기, 3) 정규화된 샘플에 볼륨(0~1.0 범위)을 곱하여 스케일링하고 재생하기. 1. 신호 및 시스템 신호 및 시스템은 전...2025.01.17 · 공학/기술
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컴퓨터 구조 계산기_quartus 설계_20241. 컴퓨터 구조 이 과제에서는 간단한 구조의 계산기를 설계하는 것을 목표로 합니다. 기존에는 Schematic editor 설계 기법을 사용했지만, 이번에는 HDL(hardware description language) 기법을 이용하여 알고리즘이나 기능 레벨에서의 설계를 진행하고 gate 레벨의 로직 설계를 수행합니다. ROM이나 Hard-Wired Lo...2025.01.16 · 공학/기술
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아날로그 및 디지털 회로 설계 실습 결과보고서7 논리함수와 게이트1. 논리 게이트 이번 실습에서는 기본적인 AND, OR, NOT 게이트를 이용하여 NAND, NOR, XOR 게이트를 구성하고, 진리표의 결과를 확인하였습니다. 또한 NAND와 NOT 게이트만을 이용하여 AND, OR, NOT 게이트 등의 여러 종류의 게이트를 등가적으로 구성하는 과정도 포함되어 있었습니다. 이를 통해 Digital 회로의 가장 기본적인 ...2025.05.15 · 공학/기술
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BIM 통합 스마트 계약을 통한 건설 프로젝트 진행 대금 관리 시스템1. BIM 통합 스마트 계약 지불 관리 시스템 BIM과 블록체인 기술을 통합하여 건설 프로젝트의 진행 상황을 객관적으로 관리하고 자동화된 대금 지불 시스템을 구현하고자 하는 연구입니다. 기존 수작업 방식의 계약 및 대금 지불 프로세스에서 발생하는 이해관계자 간 갈등을 해결하고자 디지털 기술을 활용한 새로운 시스템을 제안하고 있습니다. 2. BIM과 블록체...2025.05.14 · 공학/기술
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디지털통신시스템설계실습6주차1. 디지털 통신 시스템 이번 실습을 통해 디지털 통신 시스템에서 Eb/No 값의 변화에 따른 BER의 변화를 시뮬레이션하고 분석할 수 있었습니다. Eb/No 값이 증가할수록 BER이 감소하는 경향을 확인할 수 있었고, 이는 통신 시스템의 성능과 안정성에 큰 영향을 미치는 중요한 요소라는 것을 나타냅니다. 또한 실험적으로 BER과 이론적으로 계산한 BER을...2025.05.09 · 공학/기술
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디시설, 디지털시스템설계 실습과제 2주차 인하대 3페이지
Module codeNOT 게이트의 출력은 s0n, s1n, s2n으로 두었고AND 게이트와 OR 게이트 사이의 wire를 y0 ~ y7로 두었다.두개의 OR 게이트와 마지막 OR 게이트 사이의 wire는 z0, z1로 두었다.Test bench code문제에 주어진 진리표와 동일한 결과를 얻기 위해 #20마다 입력신호를 변화시켜 주었다.Block Diagram작성한 module 파일을 block diagram으로 출력한 회로도다.Waveform하단부 3개의 파라미터가 입력신호인 s0, s1, s2 이며 입력 받은 신호에 따라 i0...2021.08.31· 3페이지 -
디통설, 디지털통신시스템설계 실습과제 2주차 인하대 6페이지
[2, 3]의 범위를 가지는 Uniform 난수 생성, PDF, CDF 그리기우선 3가지 조건(난수의 개수 N)에 대하여 결과를 비교해야 하므로 N1 ~ N3 까지 총 3개를 선언해주었다.구간은 과제의 조건대로 10으로 선언했다.rand함수를 사용하여 uniform 난수를 생성했고 2~3 범위내의 난수를 생성하는 것이 목적이므로 (3-2)를 곱하고 2를 더해주었다.이후 PDF를 작성하기 위해 hist함수를 사용하여 각 구간별 난수의 개수 M, 중심값 X를 저장한다.총 3개의 N에 대하여 진행했다.Resol은 구간 하나의 크기를 나타...2021.08.31· 6페이지 -
디시설, 디지털시스템설계 실습과제 5주차 인하대 6페이지
8bit cascadable comparator그림 SEQ 그림 \* ARABIC 1 : 모듈구현 결과그림 SEQ 그림 \* ARABIC 2 : wave form (a 가 b보다 클 때)그림 SEQ 그림 \* ARABIC 3 : wave form (a 와 b가 동일할 때)그림 SEQ 그림 \* ARABIC 4 : wave form (a가 b보다 작을 때)Matrix multiplication그림 SEQ 그림 \* ARABIC 5 : 모듈구현 결과그림 SEQ 그림 \* ARABIC 6 : wave form고찰8bit cascadabl...2021.08.31· 6페이지 -
디시설, 디지털시스템설계 실습과제 8주차 인하대 6페이지
N bit binary up/down counter그림 SEQ 그림 \* ARABIC 1 : 모듈구현 결과그림2 : waveform (eup = 1)그림3 : waveform (eup = 1)그림4 : waveform (eup = 1)그림5 : waveform (edn = 1)그림6 : waveform (edn = 1) 그림7 : waveform (edn = 1)16 8bit register file그림8 : 모듈구현 결과그림 9 : waveform결과분석 및 고찰첫번째 문제에서는 hierarchical 하게 카운터를 구현하기 위해...2021.08.31· 6페이지 -
인하대 디지털 시스템 설계 2주차 과제 5페이지
* 썸네일을 참고해주세요.2018.09.29· 5페이지