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전자회로 설계 및 실험2, 16. 음성 증폭기 결과보고서

전자회로 설계 및 실험2 결과 보고서작성자:학번:실험조:실험일:실험제목음성 증폭기의 주파수 응답실험목표1. 음성 증폭기의 주파수 응답을 측정한다.2. 음성 증폭기의 주파수 응답에 미치는 부귀환(negative feedback)의 영향을 관찰한다.기초 이론주파수 응답음성증폭기는 각 주파수 성분에 대해 다른 출력 신호를 주고, 따라서 각 주파수에 따른 이득을 계산해야 한다. 주파수 응답은 이러한 많은 주파수에 대해 이득 대 주파수의 관계그래프를 의미한다. 이때의 이득은 이다.부귀환에 의한 트랜지스터 증폭기의 주파수 응답 확장[그림 16-1]부귀환은 증폭기를 안정화시키고 주파수 응답을 확장시키나 이득 감소를 초래한다. 간단한 부귀환은 이미터 저항을 달면 된다.2단 증폭기의 경우 의 컬렉터 신호 일부를 의 이미터에 결합해 귀환을 얻는다. 이는 AC 분압기에 의해 귀환량이 조절된다.푸시-풀 증폭기의 경우 2차 측의 출력 일부를 의 베이스로 연결하여 부귀환을 만들 수 있다. 이 또한 교류분압기를 통해 귀환량을 조절한다. 귀환을 이용하면 원하는 주파수를 강조할 수도 있다.실험 과정이번 실험은 연산 증폭기의 회로를 구성하고, 부귀환이 있는 경우와 없는 경우, 그리고 고주파 성분을 제거하기 위해 달았던 캐패시터를 제거할 경우를 다룬다. 각각의 입력 전압에 대한 출력 전압의 비인 이득이 어떻게 변하는지, 노이즈가 어떻게 보이는지를 확인하기 위한 실험이다.[그림 16-2] 2단 음성 증폭기의 주파수 응답을 결정하기 위한 실험 회로[그림 16-2]의 회로를 구성한 뒤, 캐패시터 로 바이패스를 조절해 부귀환을 사용하며, 를 제거해 각각의 그래프를 확인한다.실험 시뮬레이션연산 증폭기의 이득다음과 같이 회로를 구성하고 입력 신호에 대한 출력 신호를 관찰하여 이득의 변화를 관찰한다.=60mV, = 4.00V @ 1kHz= 500Ω, ΩAB 양변에 걸린 신호의 전압을 측정한 결과는 다음과 같다.주파수, Hz, V300.08400.15600.301000.732001.904003.206003.6710004.0020004.1430004.1640004.1850004.1860004.1980004.18100004.16120004.16150004.14시뮬레이션을 통해 전압을 측정한 결과 위의 표와 같았으며 이를 그래프로 나타냈다. 그래프를 통해 일정 주파수 (2kHz)를 넘으면 전압이 일정하게 유지됨을 알 수 있었다. 주파수가 매우 커지면서 이득이 조금 감소하는 것을 확인했다.부귀환이 있는 경우다음과 같이 부귀환 회로를 구성한다. 바이패스 캐패시터의 위치를 변화시켜 부귀환 제공하도록 한다.주파수, Hz, V300.32400.43600.601000.932001.484001.846001.9410002.0020002.0430002.0440002.0450002.0460002.0480002.04100002.04120002.02150002.02= 670mV앞서 했던 실험에 비해 이득이 감소했음을 알 수 있다. 이는 바이패스되지 않은 저항에 걸리는 전압이 손실을 야기했기 때문이다. 하지만 그로 인해 대역폭이 커졌다.가 제거된 경우주파수, Hz, V300.08400.14600.301000.742001.904003.206003.7010004.0020004.1630004.1840004.2050004.2060004.2080004.20100004.20120004.20150004.20= 60mV사라진 는 고주파 성분을 제거하기 위해 쓰였었다. 그러므로 이를 제거했을 때 변화된 고주파 성분이 이득에도 영향을 준다. 시뮬레이션을 통해 고주파 구간에서 이득이 유지되는 것을 확인하였다.실험 결과 및 분석[표 1] 주파수 응답 데이터주파수,Hz: 60mV: 260mV, p-p, p-p, p-p부귀환이 없는 경우 (V)부귀환이 있는 경우 (V)가 제거된 경우 (V)300.3400.380-400.4360.4603.84600.6080.6604.001000.8480.9804.642001.921.485.444003.281.846.406003.681.926.7210004.002.006.9620004.082.027.0430004.082.047.0440004.082.047.1250004.162.047.1260004.162.047.1280004.162.047.1210,0004.162.047.1212,0004.162.047.1215,0004.162.047.12과정 6= 16.1Ω= 546Ω연산 증폭기의 이득부귀환이 없는 경우의 출력전압을 측정하기 위한 회로를 구성하고 입력전압이 1000Hz 60가 되도록 신호발생기의 출력을 조정하였다.입력 신호의 주파수가 30Hz일 떄의 출력은 위와 같았다. 출력 신호의 첨두치는 340mV가 측정되었다. 그러나 낮은 주파수 대역에서는 많은 노이즈가 발생하였고 200Hz정도가 되서야 노이즈가 많이 줄어듦을 보였다.이후에는 입력 주파수를 증가시킴에 따라 출력 주파수가 증가하였으며 2kHz이상의 주파수대역에서는 출력이 일정하게 유지됨을 알 수 있었다. 이는 DC block을 위한 캐패시터가 낮은 주파수에서는 높은 리액턴스를 갖기 때문에 AC신호도 일부 차단하여 낮은 출력값을 보이나 일정 수준 이상의 주파수에서는 DC신호만을 차단하고 AC신호는 전부 통과시키기 때문에 더 이상 AC신호가 증가하지 않아 출력신호가 일정하게 유지되는 것이다.부귀환이 있는 경우의 저항은 바이패스 시키지 않고 부귀환을 제공하게 하였다.증폭기를 안정시키기 위해 의 위치에 변화를 주어 회로를 구성하고 출력을 확인한 결과, 낮은 주파수 대역에서도 노이즈가 현저하게 줄어들었음을 확인할 수 있었다. 그러나 더 낮은 출력 전압으로 실험을 진행했음에도 더 큰 입력 신호가 필요하였다. 이를 통해 회로의 이득이 감소함을 확인하였다. 이는 에 걸리는 전압을 캐패시터 가 차단했었으나 바이패스가 해체되어 DC전압이 걸려 전압강하가 발생하기 때문이다.하지만 부귀환에 의해 노이즈에 강해지며 대역폭이 커졌다.가 제거된 경우를 제거하여 실험하였다. 이 때 노이즈가 너무 커 측정이 힘들어 입력신호를 크게하여 1kHz기준 출력이 약 7가 되도록하여 실험을 진행하였다. 는 고주파 성분을 제거하기 위한 캐패시터이므로 이 때 관측되는 노이즈는 고주파에 의한 노이즈이다.고찰실제 연산 증폭기에서는 노이즈가 발생하며, 주파수가 증가함에 따라 노이즈의 영향이 줄어든다. 노이즈의 영향을 추측해보면, 이상적인 캐패시터는 AC신호를 통과시켜야 하지만, 캐패시터는 실제 임피던스의 계산식은 주파수와 반비례하는 식으로 나타내진다. 즉, 저주파에서는 리액턴스 값이 충분히 작지 못하여 회로에 영향을 미치게 된다. 실제파형을 관찰한 사진을 볼 경우, 고주파에서는 과 이 거의 동상인 것에 반하여 저주파에서는 다소 큰 위상차가 발생함을 확인할 수 있다. 위상차는 리액턴스에 의하여 발생한 것으로, 이는 저주파에서의 캐패시터의 리액턴스 값이 커져 크게 영향을 미쳤음을 알 수 있다.부귀환을 사용하면 노이즈에 강해지기 때문에 연산증폭기를 안정화 시킬 수 있으며, 대역폭을 늘릴 수 있다. 하지만 바이패스 시키지 않은 저항에서 DC전압 강하로 인한 손실이 생기기 때문에 이득이 감소하는 것을 확인할 수 있었다.캐패시터는 고주파의 영향을 줄이기 위한 캐패시터이며 이를 제거했을 때 고주파에 의한 노이즈가 발생하는 것을 확인할 수 있었다. 하지만 캐패시터가 제거되어 이득은 오히려 유지됨을 확인할 수 있다. 따라서 캐패시터와 인덕턴스와 같이 주파수에 따른 특성을 보이는 소자들은 회로에서의 주파수 제어에 사용할 수 있다.참조: Fundamentals of Microelectronics, 2nd Ed, Razavi. Ch 11.전자회로 설계 및 실험2전기전자공학부

공학/기술| 2018.09.19| 9페이지| 1,000원| 조회(389)

전자회로, 고려대, 전자회로실험, 음성증폭기, 전자회로설계

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전자회로 설계 및 실험2, 15. 차동 증폭기 결과보고서 평가A+최고예요

전자회로 설계 및 실험2 결과 보고서 작성자: 학번: 실험조: 실험일: 실험제목 차동 증폭기 실험목표 1. 단일 입력에서 차동 증폭기의 출력 파형을 관찰하고, 입력 파형에 대한 출력 파형의 위상을 알아본다. 2. 위상이 반대인 두 입력 신호(차동 모드)가 가해질 때, 차동 증폭기의 출력 파형을 관찰하고, 입력에 대한 출력의 위상을 알아본다. 3. 위상이 같은 두 신호(공통 모드)가 입력에 가해질 때 차동 증폭기의 출력 파형을 관찰하고, 입출력 위상 관계를 알아본다. 기초 이론 차동 증폭기 [그림 1] [그림 1]은 기본적인 차동 증폭기의 구조이다. 입력 회로는 대칭적이며, 두 개의 트랜지스터 과 이 같은 특성을 가지는 것은 물론, 드레인 저항 , 의 저항값 역시 같다. 이 때 출력 전압은 두 개의 트랜지스터 출력 전압 간의 차이와 이득으로 다음과 같다. 여기서 는 각 트랜지스터의 이득이고, 과 는 각 게이트 신호 전압이다. 차동 증폭기의 입력 단일 입력 차동 증폭기는 [그림 1]에서와 같이 두 개의 입력 단자를 가지고 있으나, [그림 2]처럼 단일 입력으로 사용할 수도 있다. 더구나 두 개의 독립된 출력 과 를 각각의 드레인단에서 얻을 수도 있다. [그림 2]의 차동 증폭기에서 의 드레인을 기준으로 해서 의 드레인에서 출력을 측정하면 출력 파형 은 과 동상이다. 그러므로 의 입력 을 비반전 입력(noninverting input)이라 한다. 반대로 의 게이트 저항이 접지되고 입력 신호가 의 게이트에 인가되면, 의 드레인과 의 드레인 사이에서 얻어진 출력 파형 신호는 입력과 위상이 180도 차이가 난다. 따라서 이를 반전 입력(inverting input)이라 한다. [그림 2] 차동 모드 입력 에 입력 신호를 주고 에 과 180도 위상 차이를 가지는 입력 신호를 주는 방법이다. 이 경우 각각의 트랜지스터에서 증폭된 신호가 나오며, 두 출력 신호 간의 위상 차이 역시 180도이므로 전체 출력 전압 로 두 배의 출력 신호가 나온다. 그러나 두 배의 출력 신호가 두 배의 전압이득은 의미하지는 않는데, 이는 입력 신호 역시 두 배가 되기 때문이다. 공통 모드 입력 과 에 같은 입력 신호를 주는 동작 방법이다. 이 경우 각각의 트랜지스터에서 증폭되어 나오는 출력 전압 역시 같은 신호가 나오므로 전체 출력 전압 이 된다. 하지만, 실제 측정해보면 0이 나오지 않는 것을 알 수 있다. 공통 모드 제거비(CMRR) 차동 증폭기는 차동 모드 입력 신호에 대해 높은 이득을 가져야 하고, 공통 모드 신호에 대해서는 매우 낮은 이득을 가져야 한다. 차동 모드 신호의 이득을 이라 하고, 공통 모드 신호의 이득을 이라 정의하면, 과 의 비를 공통 모드 제거비(CMRR)이라고 한다. 즉, 이 비가 높으면 높을수록 좋은 차동 증폭기이다. 바이패스되지 않은 소스 저항 가 차동 증폭기에 미치는 영향 공통 모드 신호에서 바이패스되지 않은 소스 저항 는 부귀환을 제공한다. 그러므로 의 저항이 크면 클수록, 공통 모드에서 부귀환 전압은 더 높아지고, 공통 모드 신호를 제거한다. 반면, 차동 증폭기는 차동 모드에서 중앙점에 가상 접지점을 형성하므로 소스 저항 는 마치 바이패스된 것처럼 작용한다. 따라서 차동 모드 신호에 대해서는 증폭기의 이득을 감소시키지 않는다. 그러므로 CMRR을 크게 하기 위해서는 높은 값의 가 바람직하다. 그러나, 근사적으로 소스 전류 이므로 가 소스 전류 를 결정하기 때문에 실제적으로 의 크기는 제한을 받는다. 이 경우 저항을 트랜지스터로 대체할 수 있고 이를 통해 소스 전류를 제한하지 않으면서 높은 저항을 얻을 수 있다. 실험 과정 단일 입력 [그림 3] [그림 3]과 같은 회로를 구성한다. DC 전압을 15V로 설정한다. 에 주파수 1kHz, 50mV의 입력 신호를 인가한 후, , , 를 차례로 측정한다. 이 때 입력 파형을 기준으로 각 파형의 위상 관계 역시 기록한다. 다음으로 에 주파수 1kHz, 50mV의 입력 신호를 인가한 후 같은 측정을 반복한다. 공통 모드 [그림 4] [그림 4]에 맞도록 실험 회로를 수정한다. 단자 입력 회로를 변화시킨다. 주파수 1kHz, 50mV의 입력 신호를 인가한 후, 의 게이트 전압()을 관측하여 기준을 맞춘다. 이어서 , , , , 를 관측하여 기록한다. 각 파형의 피크-피크 전압을 측정하고 기록한다. 과 의 이득을 계산하고 기록한다. 실험 시뮬레이션 시뮬레이션 소자를 실제 실험에서 사용한 2N7000 소자와 같아지도록 소자 파라미터를 설정했다. 파라미터 설정값: LEVEL=1 VTo=0.7 Kp=3.3m LAMBDA=0.02 단일 입력 시뮬레이션 회로 시뮬레이션 결과 빨간색이 입력 신호이다. 출력 전압이 입력 신호와 180도의 위상차이를 보임을 알 수 있다. 출력 전압이 입력 신호와 같은 위상임을 알 수 있다. 빨간색이 입력 신호이다. 소스에서의 전압이 입력 신호와 같은 위상임을 알 수 있다. 이론적으로 값은 0이 나오나 MOS의 실제 특성으로 인하여 0이 나오지 않음을 알 수 있다. 공통 모드 시뮬레이션 회로 시뮬레이션 결과 각각의 트랜지스터에 입력하는 신호는 공통이므로 두 신호의 크기와 위상이 같음을 알 수 있다. 빨간색이 입력 신호이다. 출력 전압이 입력 신호와 180도의 위상차이를 보임을 알 수 있다. 같은 입력에 대해 회로 구조가 동일 하므로 와 같은 출력을 보임을 알 수 있다. () 빨간색이 입력신호 이다. 두 출력이 같은 출력, 같은 위상을 가지기 때문에 출력 값이 상쇄되어 0이 된다. 빨간색이 입력 신호이다. 크기가 입력의 절반 정도로 같고 위상이 같은 와 이 합쳐져서 입력 과 가 거의 비슷하게 나타났다. 이는 공통 소스 저항이 회로에 부귀환을 제공하여 의 파형을 보임을 알 수 있다. 실험 결과 및 분석 단일 입력 [표 1] 차동 증폭기의 직류 전압치 7.30V 6.26V -1.39V -15.00V 1.38V 1.38V 이론적으로는 과 의 값이 같아야 하지만 실제 측정 결과는 그렇지 않음을 확인할 수 있다. 이는 두 개의 트랜지스터의 소자 파라미터가 일정하지 않다는 것을 의미한다. [표 2] 차동 증폭기에서의 파형 –단일 입력 시험점 파형 기준 파형 (노란색) 50mV 2.56V 2.52V 26.4mV 기준 파형 (노란색) 50mV 2.56V 2.56V 25.6mV 단일 입력 시의 전압 이득 계산하면, Q1에 입력 신호를 인가했을 경우 이득은

공학/기술| 2018.09.19| 11페이지| 1,000원| 조회(1,089)

전자회로, 고려대, 전자회로실험, 차동증폭기, 전자회로설계

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전자회로 설계 및 실험2, 21. 비선형 연산 증폭기 결과보고서 평가A+최고예요

전자회로 설계 및 실험2 결과 보고서작성자:학번:실험조:실험일:실험제목비선형 연산 증폭기 회로와 능동 필터실험목표1. 비교기(comparator)의 동작 원리를 이해한다.2. 능동 반파 정류기(active half-wave rectifier)의 출력을 살펴본다.3. 능동 피크 검출기(active peak detector)의 출력값을 측정한다.4. 리미터(limiter)를 이용하여 출력 크기(수준)를 제어한다.5. 능동 필터 중 저역 통과 필터와 고역 통과 필터의 주파수 특성을 살펴본다.기초 이론비교기[그림 1]은 비교기를 나타낸다. 가장 간단한 비교기는 연산 증폭기를 개방 루프로 사용하여 구현할 수 있다. 이 때 두 입력 단자 사이의 미세한 전압 차이가 증폭되어 출력은 최대 또는 최소의 값을 갖는다. 출력이 최대가 되는 경우는 비반전 입력단의 입력이 큰 경우이며 출력이 최소가 되는 경우는 그 반대이다.[그림 1] (a) 비교기, (b) 입출력 특성능동 반파 정류기[그림 2]는 능동 반파 정류기를 나타낸다. Op Amp의 출력단에 다이오드를 연결시킴으로써 능동 반파 정류기를 구현할 수 있다. 이 경우 회로의 입력이 정전압일 경우 출력이 측정되지만 부전압일 경우에는 출력이 측정되지 않는다.[그림 2] 능동 반파 정류기능동 피크 검출기[그림 3]은 능동 피크 검출기이다. 피크 검출기는 입력 파형의 피크(최대)값이 DC 출력 전압으로 나타나는 회로이다. 이 회로는 능동 반파 정류기의 출력단에 캐패시터를 병렬 연결하여 구현할 수 있다. 회로의 동작은 능동 반파 정류기에 의해 정류된 파형의 최대값이 캐패시터에 충전되며 이 전압이 출력 전압에 측정되는 형태로서 동작한다.[그림 3] 능동 피크 검출기능동 정리미터능동 정리미터의 경우 기준 전압보다 큰 전압이 들어올 경우 Op Amp 출력단에 연결되어 있는 다이오드가 동작하며 최종 출력이 로 제한되고 작은 전압이 들어올 경우 입력이 그대로 출력되는 회로이다.[그림 4] 능동 정리미터능동 필터전압 이득은 입력 전압과 출력 전압의주파수(cutoff frequency)는 전압 이득이 0.707이 되는 주파수로 정의한다.2차 저역 필터[그림 5]는 2차 저역 필터를 나타낸다. 낮은 주파수 영역에서 그림의 두 캐패시터는 개방된 상태와 같이 동작하여 회로는 전압 팔로워로 동작한다. 주파수가 증가할수록 두 개의 캐패시터의 영향으로 전압 이득은 점점 감소하게 된다.[그림 5] 2차 저역 필터: (a) 회로, (b) 응답 곡선2차 고역 필터[그림 6]은 2차 고역 필터를 나타낸다. 저주파수 대역에서는 캐패시터가 개방되므로 회로의 이득은 0이 되고, 아주 높은 주파수에서는 캐패시터가 단락되어 회로는 전압 팔로워와 같이 동작한다. [그림 6-b]는 주파수 특성을 나타낸다.[그림 6] 2차 고역 필터: (a) 회로, (b) 응답 곡선실험 과정비교기비교기의 회로를 구성하여 최대 출력 값에서는 녹색의 LED가 점등되며 최소의 출력(음의 최대 출력) 값에서는 적색의 LED가 점등되는 것을 확인한다. 또한, 반전 입력단에 -5V의 입력을 넣었을 때 크로스 오버 전압을 측정한다.반파 정류기반파 정류기를 연결하여 출력의 최대 값이 각각 1V, 100mV가 되도록 입력을 조절하여 입력 값이 정류되어 나오는 것을 확인한다.피크 검출기반파 정류기 회로에 100μF의 캐패시터를 연결하여 입력 전압의 피크값이 1V가 되게 하였을 때 출력 DC 전압을 측정하고 기록한다.리미터저항기를 조절해 가면서 출력 파형을 관찰한다. 교류 발생기 출력 피크 전압을 1V로 조정하고 출력 파형을 측정한다.2차 저역 필터 및 고역 필터2차 저역 필터 및 고역 필터를 만들어 주파수에 따른 전압 이득을 측정하고 앞서 이론에서 정의한 대로 차단 주파수를 설정하여 그 값을 찾는다. 차단 주파수의 경우 전압 이득이 최대치의 0.707배가 되는 지점으로 정의한다.실험 시뮬레이션비교기[비교기의 시뮬레이션 회로. 이 +100mV일 때와 -100mV일 때의 회로]위는 회로의 시뮬레이션 결과이다. 이 +100mV일 때 다이오드 이 동작하고 이 -100mV일 때력이 정전압일 때만 출력이 측정됨.피크 검출기피크 검출기 시뮬레이션 회로과 의 전압 변화 그래프이 의 피크값을 유지하는 것이 측정됨.리미터리미터 시뮬레이션 회로과 의 전압 변화 그래프위 그래프는 가 -450mV일 때,이 -450mV로 제한됨을 보여준다.2차 저역 필터2차 저역 필터 시뮬레이션 회로주파수에 따른 출력의 변화차단 주파수는 약 1.1kHz주파수가 증가함에 따라 출력이 낮아지는 것을 확인할 수 있다.2차 고역 필터2차 고역 필터 시뮬레이션 회로주파수에 따른 출력의 변화차단 주파수는 약 1.1kHz주파수가 증가함에 따라 출력이 낮아지는 것을 확인할 수 있다.실험 결과 및 분석비교기Diode 색Red-100mV-2.16VGreen+100mV+2.16V전압 크로스오버-5V-5V입력 전압이 -100mV일 때 빨간색 Diode가 동작하고, +100mV일 때 초록색 Diode가 동작했다. 크로스오버 전압은 -5V이다.반파 정류기가 1V일 때가 100mV일 때가 1V일 때와 100mV일 때의 반파 정류기 회로의 입출력 그래프이다. 반파 정류기를 통과한 입력 신호는 정전압만을 출력으로 내보낸다. 입력이 부전압일 때는 차단된다.피크 검출기가 1V일 때가 100mV일 때가 1V일 때와 100mV일 때의 피크 검출기 회로의 입출력 그래프이다. 회로의 출력값이 입력값의 최댓값으로 유지되는 것을 볼 수 있다. 여기서 특이한 점은 사진 상으로는 표현되지 않았지만, 실제 오실로스코프를 통해서 본 출력 파형은 심하게 떨렸다는 점이다. 이는 시뮬레이션 상으로는 표현되지 않았던 부분이다. 파형이 떨리는 이유는 입력 전압이 최대일 때 캐패시터에 충전된 전하량이 전압이 변하는 동안 방전되고 다시 전압이 최대가 되는 지점에서 충전되기 때문이다. 시뮬레이션에서는 이상적인 캐패시터를 가정하기 때문에 발견할 수 없었던 부분이었다. 실제로 결과 화면에서도 보면 입력 전압의 최대치에서 다시 출력 값이 충전되는 것을 확인할 수 있다.리미터리미터 회로의 입출력 그래프 파형이다.가변 저항을 조절하여 를. 회로 특성상 의 조절 가능 범위는 0 ~ -15V이다.2차 저역 필터[주파수가 100Hz일 때(왼쪽)와 1kHz일 때(오른쪽)의 입출력 파형 변화]저주파수 대역인 100Hz에서 전압 이득이 1이다. 주파수가 1kHz일 때는 전압 이득이 0.792이다. 상(phase)도 약 45도 정도 밀려난 것을 확인할 수 있다.[주파수가 2kHz일 때(왼쪽)와 10kHz일 때(오른쪽)의 입출력 파형 변화]주파수가 2kHz일 때는 전압 이득이 0.32이며 상(phase)이 약 120도 정도 밀려났고, 주파수가 10kHz일 때는 전압 이득이 0.04이며 상(phase)이 약 180도 정도 밀려난 것을 확인할 수 있다.2차 고역 필터[주파수가 10kHz일 때(왼쪽)와 1kHz일 때(오른쪽)의 입출력 파형 변화]고주파수 대역인 10kHz에서 전압 이득이 1이다. 주파수가 1kHz일 때는 전압 이득이 0.872이다. 상(phase)도 약 45도 정도 당겨진 것을 확인할 수 있다.[주파수가 500Hz일 때(왼쪽)와 100Hz일 때(오른쪽)의 입출력 파형 변화]주파수가 500Hz일 때는 전압 이득이 0.304이며 상(phase)이 약 120도 정도 당겨졌고, 주파수가 100Hz일 때는 전압 이득이 0.024이며 상(phase)이 약 180도 정도 당겨진 것을 확인할 수 있다.f, V2차 저역 필터2차 고역 필터, VA, dB, VA, dB100Hz1V1.02V1.020.17224mV0.024-32.40200Hz1V1.02V1.020.17256mV0.056-25.04500Hz1V1.00V1.000304mV0.304-10.341kHz1V792mV0.792-2.025872mV0.872-1.1902kHz1V320mV0.320-9.8971.03V1.030.2575kHz1V72mV0.072-22.851.03V1.030.25710kHz1V40mV0.040-27.961.03V1.030.257위 2차 저역 필터의 측정 결과를 토대로 계산한 결과 출력이 입력의 0.707배가 되는 차단 주파수는 1.1파수가 약 980Hz로 측정되어서 약간의 오차를 보였다.고찰이번 실험에서 2차 필터로서 사용한 회로는 Sallen and Key topology라고 불리는 매우 유명한 회로이다. 이 회로는 다음과 같이 일반화할 수 있다.Z로서 표현되는 임피던스들에 적절한 소자를 집어넣어서 회로를 만들면 이번 실험과 같이 저주파수 영역이나 고주파수 영역 만을 통과시키는 필터를 만들 수 있는 것이다.이 때 이 회로의 전달함수는 다음과 같이 표현된다.예를 들어 우리가 설계한 2차 저역 필터의 경우 전달함수를 구해보면 다음과 같이 나온다.이 때 = , = 2 이므로을 만족하는 s = jw 즉, w 값이 차단 주파수가 된다. 따라서 차단 주파수는이며 우리 회로에서의 값을 대입하면 고역 필터와 저역 필터 모두에서 1.125kHz의 차단 주파수가 나온다. 이 값은 시뮬레이션 회로에서 봤던 값과 매우 유사함을 알 수 있다.위상 변화에 대해 생각해보자. 기본적으로 필터를 통과할 때의 전달함수는 복소수함수로 표기될 때가 많으므로 크기와 위상 모두를 가지는 함수이다. 이 때 우리는 보통 필터를 설계할 때 특정 영역에서의 크기만을 고려할 때가 많다. 하지만 이는 큰 오류를 초래할 수 있는데, 이는 전달함수가 pole frequency를 통과할 때마다 90도의 위상 변화를 겪기 때문이다.위상이 변하게 되면 출력에는 시간의 지연이 발생한다. 이는 푸리에 변환의 특성 공식을 통해서도 발견할 수 있는데,이처럼 주파수에서의 위상 변화는 시간 축에서의 지연을 의미한다. 이 특성이 필터를 설계할 때 문제가 되는 경우는 필터의 주파수 함수가 Linear Phase를 가지고 있지 않을 때이다. 이는 특정 주파수에서의 시간 지연이 다른 주파수와 다르다는 의미가 되기 때문에 출력 값에 왜곡을 발생시킬 수 있다. 따라서 필터 회로를 설계할 경우 통과시킬 주파수 구간에서의 전달 함수의 크기도 적절히 설계해야 하지만, 통과 구간에서의 전달 함수의 위상 역시 선형적이게 설정해야 한다.참조: Fundamentals of Mi부

공학/기술| 2018.09.19| 11페이지| 1,000원| 조회(392)

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전자회로 설계 및 실험2, 18. CMOS 연산 증폭기 결과보고서

전자회로 설계 및 실험2 결과 보고서작성자:학번:실험조:실험일:실험제목CMOS 연산 증폭기실험목표1. 기본 2단 CMOS 증폭기 구조에 대한 내부 구조를 이해한다.2. 비교적 많은 수의 CMOS 소자를 이용한 보다 큰 시스템 응용에 대해 알아본다.기초 이론2단 구성 회로[그림 1] 2단 구성의 CMOS 연산 증폭기[그림 1]은 전형적인 2단 CMOS 연산 증폭기이다. 상단의 Current Mirror로 전류가 복사되어 바이어스 전류를 공급한다. 하단의 Current Mirror는 입력 차동쌍의 부하로 작동된다. 둘째 단은 상단의 트랜지스터가 능동 부하로 사용된 공통소스 증폭기이다.주파수 보상을 위해 캐패시터 를 달았으며, 이는 원하지 않는 Zero를 보상한다.입력 옵셋 전압입력 단에서 소자 부정합에 의해 입력 옵셋 전압(임의 옵셋 전압)이 발생한다. 또한 회로의 구성에 의한 옵셋 전압(시스템 옵셋 전압)이 나타난다. 시스템 옵셋 전압은 예측 가능하므로 회로 설계를 신중히 해 최소화해야 한다. [그림 1]의 회로에서 에 나타나는 드레인 전압이 만약 으로 만들어 줄 와 다르다면 출력 전류가 흐르고 이는 옵셋 전압을 만들어낸다.전압 이득전압이 반으로 흐르므로 이다. 따라서 첫째 단의 이득은 이다. 둘째 단은 소스공통 증폭기이므로 이다.연산 증폭기의 이득은 와 의 곱으로 주어진다.실험 과정[그림 2] 기본 2단 CMOS 연산 증폭기CD4007 3개를 이용하여 [그림 2]와 같이 회로를 구성한다. , , open, B는 F(출력)에 연결한다.처음 A에 그라운드를 연결하여 점 F, E에서의 출력이 안정된 지 관찰한다 그 뒤 점 G의 전압을 측정하여 DC전류를 계산한다.이후 점 A에 의 사각파를 입력하며 출력을 관찰한다. 또한 이득이 0.707배가 되는 점을 찾는다. 마지막으로 , , 를 변화시켜가며 오버슛의 변화를 관찰하며, 오버슛이 줄어드는 각각의 값을 찾는다.실험 시뮬레이션위와 같이 회로를 설계하였다.AC입력이 없을 때 출력에 노이즈가 낌을 확인할 수 있었다.MOS소자의 등을 작게 하여 노이즈를 줄인 뒤 +input에 그라운드가 아닌 -100의 사각파를 입력하였다.=0.1μF일 때(왼쪽)와 =0.2μF일 때(오른쪽)의 시뮬레이션 결과이다. 둘 다 변화의 속도가 느린데 캐패시터 값이 증가할 때 더 느려짐을 볼 수 있었다.을 0.01μF으로 줄이자 신호가 제대로 전달되었으며, 이 때 negative overshoot이 관찰되었다.실험 결과 및 분석위와 같은 회로를 구성하여 +input에 그라운드를 연결한 후 각 node에서의 DC voltage를 측정하였다.DC전압8V-8V6.63V1.85V-6.02V-5.83V0.07Vinput에 접지 대신 함수발생기를 연결하고 -100의 사각파를 입력하여 측정하고, 출력에 병렬이 되도록 100Ω의 저항을 연결하여 측정하였다.위 그림과 같이 그래프 파형이 출력되는 것을 볼 수 있었다.01.5ms3.5ms관측불가관측불가100Ω1ms2ms관측불가관측불가.,고찰실험에서 쓰이는 Cap 숫자 세자리는 (앞의 두 자리)x10^(일의 자리) 임을 나타낸다. 예를 들어 104 Cap의 경우 이다.overshoot이 정확히 무슨 이론에 의해 발생하는 지는 인터넷 등을 찾아봐도 쉽게 찾을 수 없었다. 하지만 실험에서 확실하게 overshoot의 크기는 신호의 순간변화율이 클수록 높게 나타났다. 즉, 이 작을수록, 가 작을수록, R이 적당히 클수록 output의 변화가 빠르게 일어나지만, 이는 overshoot이 커지는 부작용을 나타낸다. 또한 위의 이론에서 이 작을수록, 가 작을수록, R이 적당히 클수록 pole과 zero의 위치가 오른쪽으로 이동하므로 이는 phase margin이 커지는 것을 의미한다.참조: Fundamentals of Microelectronics, 2nd Ed, Razavi. Ch 6,9, 12.전자회로 설계 및 실험2전기전자공학부

공학/기술| 2018.09.19| 5페이지| 1,000원| 조회(747)

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전자회로 설계 및 실험2, 19. 푸시-풀 증폭기 결과보고서 평가A+최고예요

전자회로 설계 및 실험2 결과 보고서작성자:학번:실험조:실험일:실험제목푸시-풀 증폭기실험목표1. B급 동작을 정의한다.2. 푸시-풀 음성 전력 증폭기를 접속하고 신호를 추적한다.3. B급 푸시-풀 상보 대칭(complementary-symmetry) 음성 증폭기 동작을 관찰한다.4. 이 증폭기에서의 직류 바이어스, 전류 및 파형을 관찰한다.기초 이론B급 동작B급 동작에서는, 입력 신호의 1/2주기 동안 트랜지스터의 이미터-베이스가 순방향 바이어스되고, 나머지 반주기 동안은 역방향 바이어스된다. 만약 입력파로 사인파가 들어오는 상황을 가정하면, A급 동작 회로에서는 사인파의 한 주기 동안의 파형 전부가 증폭되는 반면 B급 동작 회로에서는 사인파의 1/2주기 동안의 파형만이 증폭되는 것이다. 이를 통해서 트랜지스터의 한정적인 동작영역을 최대한으로 사용할 수 있도록 하는 방법이 B급 동작이다.푸시-풀 증폭기위에서 살펴본 바를 통해서 AB급 혹은 B급 동작으로 바이어스된 푸시-풀 증폭기는 보통 A급 전력 증폭기보다 약 두 배 정도 더 큰 신호를 처리할 수 있다. [그림 1]에 푸시-풀 증폭기 출력단을 나타내었다.[그림 1] 푸시-풀 음성 출력 증폭기여기서 와 는 거의 B급에 가깝게 동작하는 중전력 트랜지스터인데, 두 트랜지스터의 동작 영역 간의 Dead Band로 인한 크로스 오버(cross over) 왜곡이 발생할 수 있다. 이를 방지하지 위해 입력단에 OP AMP를 설치하여 입력 신호를 강제적으로 키우는 방법이 있지만 이는 높은 주파수에서 기생 캐패시턴스 값으로 인한 오차를 발생시킬 수 있다. 그래서 일반적인 경우 푸시-풀 트랜지스터는 B급으로 바이어스하지 않고, 신호가 없을 때에도 미소한 컬렉터 전류가 흐르도록 약간 순방향 바이어스시킨다.상보 대칭: 두 개의 전원 사용앞에서 설명한 B급 푸시-풀 음성 전력 증폭기에서는 입출력 변성기가 사용되었다. 이러한 변성기는 상보 대칭을 이용한 B급 푸시-풀 음성 전력 증폭기에서는 불필요하게 된다.[그림 2] 이상적인 상보 B급 증폭기실험 과정상보 대칭 증폭기[그림 4] 단일 전원을 사용한 음성 증폭기 실험[그림 4]와 같은 회로를 구성한다. 에 2~3mA가 흐르도록 DC 전압을 설정한다. 양단에 일그러짐 없는 최대 신호가 얻어질 때까지 을 증가시킨다. 최대 신호에서 , 시험점과 접지 사이의 직류 전압들을 측정하여 표에 기록한다. 또한 와 에 흐르는 전류도 측정하여 기록한다. 시험점에서 신호 전압의 피크-피크 값을 오실로스코프로 측정하여 표에 기록한다. 입력 신호를 제거 후 동일한 실험을 반복한다.증폭기의 고장 진단를 제거한 경우, 을 150Ω으로 조정한 경우, 를 제거한 경우, 을 단락시킨 경우에 대해 각각 실험을 반복한다. 하지만 실제 실험에서는 트랜지스터에 무리가 가 타버릴 우려가 있으므로 를 제거한 경우와 을 단락시킨 경우에 대해서만 실험을 하게 되었다.실험 시뮬레이션이번 실험의 경우 2단의 위치하는 두 트랜지스터가 대칭을 이루어야 하기 때문에 소자 파라미터를 다음과 같이 설정했다.설정 파라미터:.MODEL Q2N2102 npn+IS=1.1791e-10 BF=79.3546 NF=1.42901 VAF=30.134+IKF=0.640083 ISE=7.91563e-12 NE=3.31476 BR=3.76239+NR=1.5 VAR=3.69384 IKR=2.76346 ISC=3.24999e-13+NC=3.96875 RB=0.1 IRB=0.1 RBM=0.1+RE=0.00431604 RC=0.38569 XTB=0.1 XTI=1+EG=1.05 CJE=1e-11 VJE=0.75 MJE=0.33+TF=1e-09 XTF=1 VTF=10 ITF=0.01+CJC=1.3035e-11 VJC=0.62509 MJC=0.23 XCJC=0.9+FC=0.5 CJS=0 VJS=0.75 MJS=0.5+TR=1e-07 PTF=0 KF=0 AF=1.MODEL Q2N4036 pnp+IS=1.1791e-10 BF=79.3546 NF=1.42901 VAF=30.134+IKF=0.640083 ISE=7.91563e-12 전류가 흐르는 것을 알 수 있다.이제 각각 신호가 있을 때와 없을 때의 시뮬레이션 결과들을 정리하여 표로 정리하면 다음과 같다.[표 1] 단일 전원 음성 증폭기 측정시험점DC, V신호,신호가 있을 때신호가 없을 때14V14V13.880V3.880V18.65mV211.50V11.50V88.76mV33.227V3.227V699.5μV47.111V7.111V89.10mV56.488V6.488V62.15mV67.734V7.734V77.18mV77.107V7.107V31.18mV80.00V0.00V28.55mV2.868mA2.868mA2.903mA2.903mA증폭기의 고장 진단시뮬레이션 회로 ( 제거)이와 같이 를 제거하고 을 단락한 회로에 대해 시뮬레이션을 실행한 결과를 표로 정리하면 다음과 같다.[표 2] 고장점 측정시험점제거제거DCACDCAC13.880V18.85mV3.880V18.70mV211.50V752.4μV11.50V70.67mV33.227V18.76mV3.227V714.3μV47.111V746.8μV7.111V70.41mV56.488V529.4μV6.488V41.02mV67.734V650.0μV7.734V59.30mV77.107V263.9μV7.107V10.36mV80242.9μV002.868mA2.868mA2.903mA2.903mA시뮬레이션 결과를 통해 를 제거한 경우 이득이 크게 감소하는 것을 확인할 수 있다. 을 단락시킨 경우 2단에서 Emitter follower의 전압 이득이 감소하는 것을 확인할 수 있는데 이는 Emitter follower의 전압이득이 인데 중 이 없어졌기 때문이라고 해석할 수 있다. 물론 이론적으로는 가 blocking capacitance로 작용하여 의 영향은 없어야 하지만 1kHz 정도의 주파수에서 100μF의 값을 가지는 캐패시터의 임피던스는 약 6Ω정도 이므로 이 영향을 무시할 수 없는 것이다.실험 결과 및 분석상보 대칭 증폭기[표 1] 단일 전원 음성 증폭기 측정시험점DC, V신호,신호가 있을 때신호가 없을 때14..2mA 정도의 전류가 더 흐르는 것을 확인할 수 있다. 이는 사실 시뮬레이션에서는 나타나지 않았던 결과였다. 이는 2차 증폭단의 PNP, NPN 트랜지스터가 완벽한 대칭을 이루지 않기 때문인 것으로 예측된다. 실제 완전히 이상적인 경우 증폭된 신호는 위 아래 파형이 같아야 한다. 그러나 실제 실험에서 아래 파형이 더욱 늘어지는 형태(NPN의 증폭도가 더 큰 것으로 예측됨. 실제 증폭도가 더 크므로 전류가 더 많이 흐르게 되는데, 이는 가 더 큰 것을 통해 확인 됨)를 띄었다.증폭기의 고장 진단[표 2] 고장점 측정시험점제거제거DCACDCAC13.84V36mV3.84V28mV211.6V011.6V92mV33.18V32mV3.17V047.11V07.25V90mV56.48V06.63V58mV67.82V07.87V74mV77.11V07.27V28mV80.00V00.00V02.99mA2.70mA2.80mA2.55mA실험을 결과를 요약하면 다음과 같다. 먼저 를 제거한 경우 1단의 CE Amp의 전압 이득이 크게 감소하는 것을 알 수 있는데, 이는 가 이미터 저항에 대한 Bypass Capacitor로서 역할을 하기 때문이다. 실제 실험 시 노이즈가 많이 끼어 있어서 제대로 된 측정을 하기 힘들었다. 시뮬레이션을 통해 살펴본 를 제거했을 때의 1단에서의 출력 전압 값이 700μV 정도였다는 것을 감안하면 실제 실험에서는 출력이 노이즈에 가려 거의 보이지 않았다는 것을 알 수 있다.바이패스가 사라진 회로에는 트랜지스터의 베이스와 이미터 간에 매우 작은 전압이 걸리고, 이는 트랜지스터의 전류가 거의 흐르지 않게 한다. 이는 증폭도를 매우 작게 만들었고, 2차 증폭단의 Emitter follower 회로에서 또다시 감소해 거의 보이지 않는 전압을 출력해낸다.여기서 우리가 주목해야 할 결과는 를 제거하자 소신호 입력과 상관없이 DC 전류 값이 일정했다는 것이다. 이는 앞선 실험에서 소신호 입력으로 인한 DC 전류 값의 변화에 대한 설명을 증명한다고 볼 수 있다. 왜냐하면 를 것이라고 생각할 수 있다. 이 때 시뮬레이션 회로를 보면 와 의 값이 약 0.620V로 비슷한 것을 알 수 있다. 그렇다면 실제 실험에서는 어떤 결과가 나왔을까? 실제 실험에서 계산 시 에서는 0.58V의 값이 에서는 0.63V 정도의 값이 측정됨을 알 수 있다. 2단의 트랜지스터에 같은 전압 바이어스가 걸리고 있지 않는 것이다. 이는 실제 실험에서 두 콜렉터 전류의 값이 다른 이유를 설명해준다..두 번째로 우리 실험에서 나온 파형을 자세히 관찰해보면 크로스오버 왜곡이 나타나지 않는 것을 확인할 수 있다. 이는 첫 번째 결과와 연결되는 부분으로서 2단의 트랜지스터들의 DC 바이어스 값을 보면 항상 Threshold Voltage 근처의 값을 가지는 것을 알 수 있다. 앞서 이론에서 살펴본 바와 같이 이렇게 DC 바이어스 값을 Threshold Voltage 값 근처로 설정하면 입력의 크기가 작더라도 양의 입력에서는 트랜지스터가 ON되고 음의 입력에서는 트랜지스터가 바로 OFF되기 때문에 크로스오버 왜곡을 줄일 수 있다.마지막으로 실험을 하면서 의문이 있었던 부분에 대해 조사한 것을 기술하는 것으로 보고서를 마치고자 한다. 실험을 하면서 2단에서 Emitter follower를 쓰는 것에 대해 의문을 가졌었다. 만약 2단의 회로를 CE amp를 사용하면 푸시-풀 증폭기의 power amp로써의 역할을 더 크게 감당할 수 있다고 생각했기 때문이다. 그러나 이는 결과적으로 잘못된 생각이었는데, 이유는 다음과 같다. 만약 2단을 CE amp로써 사용할 경우 의 컬렉터와 의 컬렉터 간에 부하 저항을 연결하여 출력 전압을 얻을 것이다. 그러나 이런 식으로 연결할 경우 출력 전압이 회로의 바이어스 전압 와 직접적으로 연결되는 불상사를 낳게 된다. 따라서 단순히 이 방법을 통해서는 더 큰 출력을 얻을 수 없다.그러나 사실 이 의문은 근본적으로 푸시-풀 증폭기에 대한 이해가 부족한 것에서 기인한 것이었다. 푸시-풀 증폭기를 사용하는 이유는 부하 저항에 큰 출력 값을 인가하기학부

공학/기술| 2018.09.19| 9페이지| 1,000원| 조회(524)

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