전자회로 설계 및 실험2, 18. CMOS 연산 증폭기 결과보고서

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최초 등록일
2018.09.19
최종 저작일
2017.11
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목차

1. 실험제목
2. 실험목표
3. 기초 이론
4. 실험 과정
5. 실험 시뮬레이션
6. 실험 결과 및 분석
7. 고찰

본문내용

실험제목: CMOS 연산 증폭기

실험목표
1. 기본 2단 CMOS 증폭기 구조에 대한 내부 구조를 이해한다.
2. 비교적 많은 수의 CMOS 소자를 이용한 보다 큰 시스템 응용에 대해 알아본다.

기초 이론
1. 2단 구성 회로
[그림 1] 2단 구성의 CMOS 연산 증폭기
[그림 1]은 전형적인 2단 CMOS 연산 증폭기이다. 상단의 Current Mirror로 전류가 복사되어 바이어스 전류를 공급한다. 하단의 Current Mirror는 입력 차동쌍의 부하로 작동된다. 둘째 단은 상단의 트랜지스터가 능동 부하로 사용된 공통소스 증폭기이다.
주파수 보상을 위해 캐패시터 C_C를 달았으며, 이는 원하지 않는 Zero를 보상한다.

입력 옵셋 전압
입력 단에서 소자 부정합에 의해 입력 옵셋 전압(임의 옵셋 전압)이 발생한다. 또한 회로의 구성에 의한 옵셋 전압(시스템 옵셋 전압)이 나타난다.

참고 자료

Fundamentals of Microelectronics, 2nd Ed, Razavi. Ch 6,9, 12.
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