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메모리의 개념 과 종류 및 특징

메모리란?일반적으로 디지털 회로를 사용한 기억 unit을 가르키는 말입니다. 메모리에 기억시키는 것을 쓰기(write), 메모리에서 데이터를 꺼내 오는 것을 읽기(read)라고 합니다. 메모리제품은 크게 두 종류로 나뉘어 집니다. 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리인 RAM(Random Access Memory)과 읽는 것은 가능하지만 다시 기록할 수 없는 ROM(Read Only Memory)가 있습니다.이런 큰 틀에서 파생된 많은 메모리들이 있습니다. 여기서도 메모리가 휘발성(Volatile)인지 비휘발성(Non-Volatile)인지로 구분할 수 있습니다. 휘발성이란 전원이 꺼지면 기억된 내용이 지워지는 것이고 반대로 비휘발성이란 전원이 꺼져도 기억된 정보를 보관 하고 있는 것입니다.비 휘발성 메모리 (Non-Volatile Memory)비 휘발성 메모리의 특징은 앞 내용과 같이 전원이 공급되지 않아도(꺼져도) 입력된 정보가 지워지지 않는 메모리를 뜻합니다. 따라서 휴대폰 PDA 등의 제품에 필수적으로 탑재되고 있습니다. 이런 비 휘발성 메모리에는 MOSFET구조에서 Floating Gate(FG)를 추가해 FG에 케리어를 저장함으로써 ‘0’과 ‘1’을 구분하는 Flash memory(NANA-type, NOR-type), 전압인가에 따라 ‘상’이 변하는 성질을 활용한 PRAM(Phase Change RAM), 전기적 신호를 가하면 저항이 크고 작은 상태로 변하는 ReRAM(Resistance RAM) 그리고 자기적 성질을 활용한 MRAM(Magnetic RAM) 등이 있습니다.FLASH Memory플래시 메모리(Flash memory)는 지속적으로 전원을 공급받는 비활성 메모리로서 블록이라고 불리는 메모리 단위로 지울 수 도 있고 프로그램 할 수도 있습니다. 이러한 이름을 갖게 된 것은 마이크로칩이 메모리 셀의 한 영역이 단일 실행, 즉 ‘플래시’로 쉽게 지울 수 있도록 구성되었기 때문입니다. EEPROM의 집적도 한계를 yNAND 메모리는 각 셀이 직렬 형태로 이루어져 있기 때문에 Random Access가 불가능합니다. 각 셀에서 순차적으로 데이터를 읽어낸 방식입니다. 그래서 NOR 메모리에 비해 데이터 Read 속도가 느리지만, 메모리의 블럭이 여러 페이지로 나누어져 있기 때문에 쓰기/지우기 속도가 더 빠릅니다. Read 속도가 느리다는 단점 때문에 컴퓨터 메모리로는 쓰기에는 알맞지 않지만, 다양한 이동식 저장매체에 어울리는 방식입니다.SSD 나 CF, SD, USB 플래시 메모리와 같은 저장 매체에서 사용하는 플래시 메모리의 종류는 낸드 플래시 메모리입니다.이렇게 셀을 직렬로 구성하여 운용하고, 이러한 셀들을 일정하게 그룹화한 것이(Page, Blokc) 바로 NAND Flash memory입니다.이렇듯 낸드 플래시 메모리는 구조적으로 셀들이 일정 단위 직렬로 연결되어 있고, 주소 라인이 없는 특성으로 라인에 맞춰 읽기 및 쓰기, 지우기 작업을 진행하게 됩니다. 결론적으로 낸드 플래시 메모리는 [읽기 - 페이지 단위], [쓰기 - 페이지 단위], [지우기 - 블록 단위]로만 작업을 할 수 있습니다.이렇게 낸드 플래시 메모리는 페이지 단위로 읽기 작업을 진행하기 때문에 단 1Byte 의 데이터를 읽고자 할지라도 우선 해당 데이터가 포함된 페이지 전체를 통채로 읽은 후, 필요한 데이터를 따로 추출하는 방식을 사용합니다.또한 이러한 작업 구조와 덮어쓰기가 불가능한 셀의 특성으로 인해 단 한 1Byte 의 데이터를 바꾸는 경우라도 먼저 블록 전체를 지우고, 해당 블록 내의 모든 페이지를 다시 써야만 하는 문제가 발생하게 됩니다. 이것은 특히나 문제가 되는데, SSD 에서는 이러한 문제를 해결하기 위해 플래시 변환 계층(FTL)을 통한 웨어 레벨링(Wear Leveling)을 통해 이 문제에 대처하게 됩니다.SSD나 USB 플래시 메모리와 같이 낸드 플래시 메모리를 사용한 저장 매체를 보면 SLC, MLC, TLC 와 같은 단어를 접할 수 있습니다. 이는 플래시 메모리에서 데이터간섭이 일어나지 않을 정도로만 아슬아슬하게 셀을 운용하고 있는 것입니다. 이러한 차이가 오류의 빈도 횟수(신뢰성)를 정하게 됩니다. 따라서 TLC의 경우 데이터의 신뢰성이 안 좋다는 평가를 받고 있습니다.FG에 축적된 전자를 ‘지우기’ 과정을 통해 산화막을 뛰어 넘는 경우에 일부 전자들이 산화막에 축적되는 현상이 발생하기도 합니다. 이런 전자들이 축적되게 되면 산화막의 저항값이 변하게 됩니다. 즉, 기존의 동일한 터널효과를 발생시키기 위해서 초기보다 더 높은 전압이 필요하다는 뜻이 됩니다. 그래서 데이터를 기록하고 삭제하는데 인가하는 전압의 크기를 점차 조정하는 방식을 사용하게 됩니다. 하지만 이는 한계가 있습니다. 어느 정도의 횟수가 지나게되면 너무 커진 산화막의 저항값으로 더 이상 터널효과를 발생시킬 수 없게 됩니다. 이 것이 플래시 메모리 cell의 수명입니다.SLC의 경우 여유전압이 넓게 구성되므로 저항이 변하는 것에 그만큼 오랜 대응이 가능하지만 MLC, TLC의 경우 각 상태별 전압의 폭도 굉장히 좁고 여유전압도 얼마 되지 않기 때문에 전압 조절을 통한 대응 방식이 금방 한계에 다다르게 됩니다. 이것이 바로 SLC, MLC, TLC 순으로 수명이 긴 이유입니다.ReRAM (Resistance Random Access Memory)ReRAM 소자는 일반적으로 금속산화물을 이용한 MIM(Metal-Insulator-Meal) 구조로서 적당한 전기적 신호를 가하면 저항이 큰 전도가 되지 않는 상태(Off state)에서 저항이 작은 전도가 가능한 상태(On state)로 바뀌는 메모리 특성을 가집니다. ReRAM은 On/Off 메모리 특성을 구현하는 전기적 방식에 따라 CCNR(Current Controlled Negative Differential Resistance) 와 VCNR(Voltage Controlled Negative Differential Resistance) 로 구분 될 수 있습니다. VCNR의 경우 전압이 증가함에 따라 전류가 큰 상태ic filaments(conducting fliaments)가 형성됩니다. 이 저항 정도가 다른 각각의 filament의 영역에서 줄 열 발생에 의한 filaments의 rupture(파열)과 박막 내 온도, 박막 외부 온도, 인가된 전기장, 공간 전하 현상 등과 같은 요인에 의해 생긴 regeneration 현상이 반복적으로 일어남에 따라 스위칭 특성이 나타나는 것입니다.Oxygen vacancies가 Forming과 Set 과정 동안에 conducting filament의 형성을 위해 인가된 전압 아래로 이동하고, filament 가 Reset 과정에서 높은 전류의 흐름으로 인한 저항성 열로 인해 파괴되는 것입니다.Electronic switching 모델(1)고농도로 도핑된 trap의 전부 전기장에 의한 스위칭박막 내 적어도10 ^{19}/cm ^{3} 이상의 고농도 trap sites이 존재한다면 이 traps에 의한 bacd가 형성되고, 전극과 박막의 계면에서 band-bending이 생기는 모델을 제안하였다. 임계 전압(Vth) 이상이 인가되면 전자는 tunneling을 하게 되고, 전류가 최대로 흐르는 경우, 많은 전자의 injection에 의해 전극과 박막의 계면에서 trapping이 생기게 되어 내부 전기장의 감소를 가져오게 됩니다. 즉 계면에서의 이러한 현상에 의해 NDR현상이 일어나게 되고 메모리 특성 또한 나타나게 되는 것입니다.(2) 국부적 영역에서의 전도 및 스위칭BIC(Electron-beam-induced current method) 장비를 이용하여 전극 하부의 박막 내에 존재하는 마이크로 구조 및 결함과 ReRAM의 스위칭 특성의 관계성을 확인하였습니다. 그림 에서 보이는 것처럼, EBIC로 측정된0.2% Cr 도핑 된 SrZrO3 박막의 높은 저항 상태와 낮은 저항 상태에 따라 전류가 흐르는 paths(bright spots)의 분포상태와 개수가 다름을 확인할 수 있습니다. 즉, MIM 구조에서 두 전극 사이의 산화물을 통해 이러한 알고리즘들은 기존 중앙 연산장치 등의 cache에 사용되는 정책인 direct-mapped, set-way associative와 같은 고전적인 방법 대신, NAND flash memory의 특성을 고려한 cache buffer 관리 알고리즘을 통해 garbage collection에 대한 부담을 줄이는 것을 목적으로 하고 있다. 하지만, 이러한 알고리즘들의 가장 큰 약점이라면 역시 휘발성 메모리를 cache buffer로 사용한다는 것이다. 휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 내용이 소실되므로write-through 방식이 아닌 write-back 방식의 cache buffer를 사용하면 데이터 안정성에 문제가 생길 수 있다. 이런 상황은 작은 크기와 소음, 그리고 저전력으로 말미암아 휴대용 장치의 대용량 저장장치로 주목받고 있는 SSD들에게 치명적인 약점으로 작용할 수 있다. 따라서 대부분의 cache buffer 관리 알고리즘들은 보조전원을 가정하고 있다. 보조 전원은 시스템 전원이 어떠한 이유로든 갑자기 차단되면 보조의 전원을 이용하여 휘발성 메모리의 내용을 비휘발성 메모리인 NAND flash memory로 옮겨 데이터를 보존할 수 있도록 하여 휘발성 메모리를 데이터 손실 걱정 없이 사용할 수 있도록 해준다. 이미 이러한 개념은 휘발성 메모리를 대용량 저장장치로 사용하기 위해서 도입된 바 있으며 고성능 SSD에서는 이미 일부 적용되고 있는 기술이다. 따라서 NAND flash memory 자체의 한계를 뛰어넘기 위하여 앞으로는 이러한 보조 전원에 관한 기술발전으로 휘발성 메모리를 보다 빠른 cache buffer로 활용하는 연구가 활발히 진행될 것으로 보인다. 또한, 차세대 메모리라고 불리는 PRAM과 같이 비휘발성이면서도 NAND flash memory의 단점을 보완할 수 있는 메모리들을 cache 등으로 활용하는 연구 또한 이미 활발하게 진행되고 있다. 앞으로 이와 같은 차세대 메모리들이 본격적으로 양산된다면 더욱 적극적인다.

공학/기술| 2018.08.20| 14페이지| 1,000원| 조회(375)

메모리, memory, 메모리의 종류, 메모리의 개념

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차세대 메모리 종류와 특징

Future memory technologies정보화와 통신화가 가속됨에 따라 문자, 음성 및 영상의 복합적 이용과 쌍방향 소통이 가능한 기기가 요구되고 있습니다. 이를 위해서는 더 많은 정보를 더욱 빠르게 더 작은 형태로 처리할 수 있는 능력을 가진 소자가 필요한데, 이를 위해서는 핵심부품인 메모리 소자의 초고속화, 초고집적화 및 초 절전화가 관건입니다. 기존의 DRAM 공정은 1T-1C 구조의 cell를 이루고 있는데 capacitor공정의 난이도가 점점 더 올라가게 되어, 높은 수율을 가지는 DRAM cell의 제작이 점점 더 어려워지고 있는 추세입니다. 그래서 기존 DRAM을 대체할 수 있고 비휘발성을 가지는 메모리의 필요성이 크게 요구 되고 있습니다.현재 개발되고 있는 차세대 메모리는 DRAM의 고집적성과 낮은 소비전력, flash 메모리의 비휘발성, SRAM의 고속 동작을 모두 구현하기 위한 시도가 이루어지고 있습니다. 이에 따라 차세대 메모리로 유력하게 대두되고 있는 소자로는 ReRam(Resistance RAM), PRAM(Phase change RAM), MRAM(Magnetic RAM) 등이 있습니다.ReRAM (Resistance Random Access Memory)ReRAM 소자는 일반적으로 금속산화물을 이용한 MIM(Metal-Insulator-Meal) 구조로서 적당한 전기적 신호를 가하면 저항이 큰 전도가 되지 않는 상태(Off state)에서 저항이 작은 전도가 가능한 상태(On state)로 바뀌는 메모리 특성을 가집니다. ReRAM은 On/Off 메모리 특성을 구현하는 전기적 방식에 따라 CCNR(Current Controlled Negative Differential Resistance) 와 VCNR(Voltage Controlled Negative Differential Resistance) 로 구분 될 수 있습니다. VCNR의 경우 전압이 증가함에 따라 전류가 큰 상태에서 작아지는 상태로 변화하는 특징을 보이는데 이 때 egative DifferentialResistance)이 나타나게 됩니다. (b) 이후 일정 전압까지는 저항이 큰 상태를 유지하며 (c), Vset 전압이 되면 다시 저항이 낮은 상태로 변화하게 됩니다. 전기 신호가 pulse일 경우, Vreset과 Vset을 인가하여 저항이 큰 상태와 저항이 작은 상태를 구현할 수 있게 되는 것입니다.ReRAM의 저항 변화 원인으로 제시되는 메커니즘은 크게 두 가지로 나눠집니다. 하나는 박막 내부 구조적 변화에 의한 multi-filaments 모델, 다른 하나는 내부 전기장 변화에 의한 electronic switching 모델로 나뉘어집니다.multi-fliaments 모델먼저, 구조적 변화에 의한 스위칭 모델에 따르면 전기적 스트레스(forming process)에 의해 박막 내부로 전극 금속물질이 삽입되거나 박막 내 결함구조에 의해 metallic filaments(conducting fliaments)가 형성됩니다. 이 저항 정도가 다른 각각의 filament의 영역에서 줄 열 발생에 의한 filaments의 rupture(파열)과 박막 내 온도, 박막 외부 온도, 인가된 전기장, 공간 전하 현상 등과 같은 요인에 의해 생긴 regeneration 현상이 반복적으로 일어남에 따라 스위칭 특성이 나타나는 것입니다.Oxygen vacancies가 Forming과 Set 과정 동안에 conducting filament의 형성을 위해 인가된 전압 아래로 이동하고, filament 가 Reset 과정에서 높은 전류의 흐름으로 인한 저항성 열로 인해 파괴되는 것입니다.Electronic switching 모델(1)고농도로 도핑된 trap의 전부 전기장에 의한 스위칭박막 내 적어도10 ^{19}/cm ^{3} 이상의 고농도 trap sites이 존재한다면 이 traps에 의한 bacd가 형성되고, 전극과 박막의 계면에서 band-bending이 생기는 모델을 제안하였다. 임계 전압(Vth) 이상이 인가되면 전자는 tunneli결국 스위칭 특성은 Ag/Pr0.7Ca0.3MnO3 계면에서 일어남을 알 수 있습니다. 이러한 계면 스위칭 특성은 LaCoO3, La.7Ca0.3MnO3 등 여러 물질에서도 보고되었습니다. Resistive switching은 interface state에 의한 schottky barrier의 width나 height의 변화에 의해서도 설명될 수 있습니다.AIST의 A. Sawa는 그림 3과 같이 금속-p형 반도체의 접합에서 전극으로 쓰인 금속의 특성에 기인한 계면에서의 interface states가 생기게 된다면 인가된 전압의 극성(polarity)에 따라 schottky barrier의 화로 인한 resistive switching 특성을 설명하였습니다. Ti/p형 PCMO 반도체가 접합을 할 경우, 티타늄(Ti) 전극에 의한 계면에 산소 공의interface sites가 생기게 됩니다. Reverse bias를 인가할 경우 많은 양의 전자가 interface states에 축적되게 schottkybarrier의그림 3. Ti/p형 PCMO 반도체 접합에서 schottky barrier 변화에 의한 스위칭 특성width/그림 2. 전도 및 스위칭 특성height 변화에 의한 스위칭 특성이 나타나게 됩니다.ReRAM의 향후전망1960년대부터 ReRAM 소자가 연구 되었으나, 많은 기술적인 문제점으로 인해 상용화가 되지 않았으나, 최근 반도체 공정기술의 현저한 발달과 기존 기억소자의 scaling에 따른 많은 문제점으로 인해, ReRAM이 차세대 비휘발성 기억소자의 대안으로 활발하게 연구되고 있습니다.ReRAM은 앞으로 여러 저항 변화 물질에 대한 폭넓고 깊은 연구를 통해 저항 변화 원리에 대한 궁극적인 이해와 소자 동작 특성에 대한 분석이 수행될 것이며, 이를 바탕으로 고집적화를 통한 핵심 비휘발성 메모리 소자로서의 가능성을 확인할 것입니다. 특히 ReRAM은 간단한 구조, 나노 크기 소자제작, 단순한 공정 등의 장점이 있으므로 비휘발성 메모리 분야의 새로n이라 하고 1을 0으로 바꾸는 것을 RESET operation이라고 합니다. SET이나 RESET이나 모두 메모리에 데이터를 쓰기 위한 동작으로 GST(Cell의 구성물질)의 상태를 변화시키기 때문에 다음과 같이 많은 전류가 필요하며 Latency 또한 길어집니다. 반면에 READ operation의 경우 GST의 현재 상태만을 Sensing 하기 때문에 적은 전류와 적은 Latency로 값을 읽어오는 것이 가능합니다.그런데 쓰기 동작으로 인해서 쓰기 횟수의 제한이 발생하는데 대체적으로 최대 10만번까지 쓰기가 가능합니다. 즉, 한 Cell에 10만번 데이터를 쓰면 더 이상 그 Cell을 사용할 수 없게 된다는 의미입니다. 문제는 이 하나의 Cell이 사용할 수 없는 상태가 되면 메모리 전체를 사용할 수 없게 되기 때문에 이를 해결하는 방법이 필요하게 됩니다. 그래서 최근 연구는 메모리의 수명을 늘리기 위해서 대체적으로 두 가지 접근법을 사용하고 있습니다.1. Write 횟수를 줄이는 방법2. 특정 Cell 혹은 Word line이 집중적으로 Write 되는 것을 방지하는 방법(1) Write 횟수를 줄이는 방법A. Partial Writes (ISCA 2009)캐쉬에서 메인 메모리로 Write Back을 할 때, Dirty bit이 1인 경우 해당 캐쉬 라인 전체를 메모리에 업데이트하게 됩니다. 이렇게 되면 실제 캐쉬 라인의 극히 일부분이 변경되었다 하더라도 전체의 값이 업데이트되기 때문에 불필요한 Write가 발생하게 됩니다. 즉, Partial Writes 기법은 캐쉬 라인 전체를 업데이트 하지 말고 최대한 수정된 부분만 업데이트 하자는 생각입니다. (물론 이 부분은 뒤에 나오는 다른 방법도 같은 발상에서 출발합니다.) 그래서 Dirty bit의 수를 늘려서 캐쉬라인을 잘게 쪼개어 수정된 부분만 업데이트를 하자는 것이 이 방법입니다.이 그림에서 보이듯이 위의 경우가 기존의 방식이며 아래 부분이 여러 개의 Dirty bit을 사용하는 방법입니다. 아래에 이 방법은 모든 bit이 다를 경우 전체가 Write되어 이득을 전혀 볼 수 없다는 단점이 존재합니다.C. Flip-N-Write (Micro 2009)Flip-N-Write 기법은 Differential Write의 단점을 보완한 방법으로 마찬가지로 기존의 메모리 값과 새로 쓰려는 데이터 값을 비교한 후 수정된 부분만을 업데이트 하는 방법입니다. 그런데 여기서는 만약 절반 이상의 bit이 서로 다르다면 Flip을 하여 저장을 하자는 것이 핵심 아이디어입니다. 그림에서 제일 위의 값이 새로 쓰려는 데이터이고 가장 아래의 값이 기존 메모리 값을 의미합니다. 이 두 값을 비교한 결과 총 16개의 bit 중에서 11개의 bit이 차이가 나게 되고 절반 이상이 다르기 때문에 1->0, 0->1로 반전 시킨다. Flip한 결과가 바로 위에서 두 번째 값이며 이 Flip 값과 기존 메모리 값을 비교해보면 5개의 bit 만이 차이가 남을 알 수 있습니다. 즉, 반 이상 다르면 뒤집어쓰겠다는 매우 간단한 아이디어입니다. 그 대신 Flip이 되었다는 것을 표시하기 위해서 마지막에 추가로 Flip bit을 추가해주는 overhead가 발생합니다. 따라서 이 경우 기존의 Differential Write 방법으로는 11개의 bit을 Write 해야 하지만 Flip-N-Write 기법을 통해서 5개의 bit을 수정하고 Flip bit 1개를 수정하여 총 6개의 bit을 업데이트하게 됩니다. 그래서 이 방법으로는 최대 N/2 개의 bit만 수정하면 되므로 매우 간단한 아이디어지만 매우 우수한 성능을 나타냅니다.이렇게 Write의 횟수를 줄이게 되면 Latency가 긴 Write 동작을 줄이므로 전체적인 메모리 성능이 증가하게 되고 또한 파워가 줄어들게 되고 당연히 Lifetime도 증가하게 됩니다.(2) 특정 Cell 혹은 Word line이 집중적으로 Write 되는 것을 방지하는 방법대체적으로 특정 Cell 혹은 Word가 집중적으로 쓰여져서 전체 메모리를 사용할 수 없게 되는다.

공학/기술| 2018.08.20| 11페이지| 1,000원| 조회(381)

차세대 메모리, PRAM, ReRAM

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비휘발성 차세대 메모리

Emerging Non-volatile Future MemoryFuture memory technologies정보화와 통신화가 가속됨에 따라 문자, 음성 및 영상의 복합적 이용과 쌍방향 소통이 가능한 기기가 요구되고 있습니다. 이를 위해서는 더 많은 정보를 더욱 빠르게 더 작은 형태로 처리할 수 있는 능력을 가진 소자가 필요한데, 이를 위해서는 핵심부품인 메모리 소자의 초고속화, 초고집적화 및 초 절전화가 관건입니다. 기존의 DRAM 공정은 1T-1C 구조의 cell를 이루고 있는데 capacitor공정의 난이도가 점점 더 올라가게 되어, 높은 수율을 가지는 DRAM cell의 제작이 점점 더 어려워지고 있는 추세입니다. 그래서 기존 DRAM을 대체할 수 있고 비휘발성을 가지는 메모리의 필요성이 크게 요구 되고 있습니다.현재 개발되고 있는 차세대 메모리는 DRAM의 고집적성과 낮은 소비전력, flash 메모리의 비휘발성, SRAM의 고속 동작을 모두 구현하기 위한 시도가 이루어지고 있습니다. 이에 따라 차세대 메모리로 유력하게 대두되고 있는 소자로는 ReRam(Resistance RAM), PRAM(Phase change RAM), MRAM(Magnetic RAM) 등이 있습니다.ReRAM (Resistance Random Access Memory)ReRAM 소자는 일반적으로 금속산화물을 이용한 MIM(Metal-Insulator-Meal) 구조로서 적당한 전기적 신호를 가하면 저항이 큰 전도가 되지 않는 상태(Off state)에서 저항이 작은 전도가 가능한 상태(On state)로 바뀌는 메모리 특성을 가집니다. ReRAM은 On/Off 메모리 특성을 구현하는 전기적 방식에 따라 CCNR(Current Controlled Negative Differential Resistance) 와 VCNR(Voltage Controlled Negative Differential Resistance) 로 구분 될 수 있습니다. VCNR의 경우 전압이 증가함에 따라 전류가set 전압이 되면 다시 저항이 낮은 상태로 변화하게 됩니다. 전기 신호가 pulse일 경우, Vreset과 Vset을 인가하여 저항이 큰 상태와 저항이 작은 상태를 구현할 수 있게 되는 것입니다.ReRAM의 저항 변화 원인으로 제시되는 메커니즘은 크게 두 가지로 나눠집니다. 하나는 박막 내부 구조적 변화에 의한 multi-filaments 모델, 다른 하나는 내부 전기장 변화에 의한 electronic switching 모델로 나뉘어집니다.multi-fliaments 모델먼저, 구조적 변화에 의한 스위칭 모델에 따르면 전기적 스트레스(forming process)에 의해 박막 내부로 전극 금속물질이 삽입되거나 박막 내 결함구조에 의해 metallic filaments(conducting fliaments)가 형성됩니다. 이 저항 정도가 다른 각각의 filament의 영역에서 줄 열 발생에 의한 filaments의 rupture(파열)과 박막 내 온도, 박막 외부 온도, 인가된 전기장, 공간 전하 현상 등과 같은 요인에 의해 생긴 regeneration 현상이 반복적으로 일어남에 따라 스위칭 특성이 나타나는 것입니다.Oxygen vacancies가 Forming과 Set 과정 동안에 conducting filament의 형성을 위해 인가된 전압 아래로 이동하고, filament 가 Reset 과정에서 높은 전류의 흐름으로 인한 저항성 열로 인해 파괴되는 것입니다.Electronic switching 모델(1)고농도로 도핑된 trap의 전부 전기장에 의한 스위칭박막 내 적어도10 ^{19}/cm ^{3} 이상의 고농도 trap sites이 존재한다면 이 traps에 의한 bacd가 형성되고, 전극과 박막의 계면에서 band-bending이 생기는 모델을 제안하였다. 임계 전압(Vth) 이상이 인가되면 전자는 tunneling을 하게 되고, 전류가 최대로 흐르는 경우, 많은 전자의 injection에 의해 전극과 박막의 계면에서 trapping이 생기게 되어 내부있습니다.AIST의 A. Sawa는 그림 3과 같이 금속-p형 반도체의 접합에서 전극으로 쓰인 금속의 특성에 기인한 계면에서의 interface states가 생기게 된다면 인가된 전압의 극성(polarity)에 따라 schottky barrier의 화로 인한 resistive switching 특성을 설명하였습니다. Ti/p형 PCMO 반도체가 접합을 할 경우, 티타늄(Ti) 전극에 의한 계면에 산소 공의interface sites가 생기게 됩니다. Reverse bias를 인가할 경우 많은 양의 전자가 interface states에 축적되게 schottkybarrier의그림 3. Ti/p형 PCMO 반도체 접합에서 schottky barrier 변화에 의한 스위칭 특성width/그림 2. 전도 및 스위칭 특성height 변화에 의한 스위칭 특성이 나타나게 됩니다.PRAM (Phase Change Random Access Memory)PRAM은 최근에 주로 연구가 되고 있지만 이미 1960년대에 그 가능성이 제기되었으며 비휘발성 메모리로 집적도 또한 우수합니다. 이런 성격 때문에 차세대 메모리로 각광받고 있으며 최근 상용화의 막바지 단계에 근접해가고 습니다. 그러나 PRAM의 고질적인 문제가 있으니 바로 데이터를 쓰는 횟수의 제한입니다. 이 물질의 특성으로 발생하는 쓰기 제한은 메모리의 life time에 영향을 미치기 때문에 심각한 문제를 초래할 수 있습니다. 만약 메모리를 구매했는데 1년밖에 쓰지 못한다면 누가 그 메모리를 사용하려고 할까요?PRAM(Phase change RAM)은 OUM(Ovonic Unified Memory)이라는 이름으로 미국 Ovonyx가 처음으로 소개한 메모리 기술로 CD-ROM이나 DVD-RAM과 같이 칼코게나이드(Ge2Sb2Te5: GST)합금이라고 하는 특수한 얇은 박막 소재를 사용하고 있습니다. PRAM을 구성하는 한 Cell은 그림과 같이 두 가지 상태를 가지게 된다. 왼쪽 그림 상태인 Amorphous 상태와 오른쪽데이트 하지 말고 최대한 수정된 부분만 업데이트 하자는 생각입니다. (물론 이 부분은 뒤에 나오는 다른 방법도 같은 발상에서 출발합니다.) 그래서 Dirty bit의 수를 늘려서 캐쉬라인을 잘게 쪼개어 수정된 부분만 업데이트를 하자는 것이 이 방법입니다.이 그림에서 보이듯이 위의 경우가 기존의 방식이며 아래 부분이 여러 개의 Dirty bit을 사용하는 방법입니다. 아래에는 현재 두개의 dirty bit이 존재하고 짙은 파란색이 수정된 부분입니다. 그래서 기존에는 절반 이상이 수정되지 않았음에도 불구하고 전체의 캐쉬라인을 업데이트 하게 되지만 아래의 경우에는 두 부분으로 쪼개지고 윈쪽 부분은 변경사항이 없으므로 dirty bit은 0으로 업데이트 되지 않고 오른쪽 부분은 dirty bit이 1로 메모리에 업데이트 되게 됩니다. 하지만 여전히 변경되지 않은 부분이 쓰여지고 있기 때문에 이를 위해서 더 잘게 쪼개는 것을 생각할 수 있습니다. 그러나 잘게 쪼갤 때마다 dirty bit이 계속해서 추가되고 있으므로 너무 잘게 쪼개는 경우 overhead가 너무 커질 수 있습니다. 따라서 이 둘의 Trade Off를 잘 고려하는 것이 이 방법의 성능을 최대화 할 수 있는 방법입니다.B. Differential Write ( Data Comparison Write)이 방법은 bit 단위로 변경이 발생한 부분만 Write 하도록 하자는 것이 핵심 아이디어입니다. 기존의 메모리 값을 읽어 와서 쓰고자 하는 새로운 값과 비교하여 변경된 bit만 업데이트 하도록 하는 것입니다. 그래서 기존의 방식에 비해서 메모리로 부터 읽어오는 overhead가 발생하게 됩니다. 하지만 이로 인해서 많은 Write 횟수를 줄일 수 있기 때문에 메모리의 수명은 크게 늘어나게 됩니다.이 경우를 잘 살펴보면 윗 부분이 새로운 데이터이며 아래 부분이 기존의 메모리 값입니다. 기존 방식으로는 총 16개의 bit을 메모리에 Write 해줘야 하지만 이 방법을 사용하면 5개의 bit 만을 수정하면 되기 때l 혹은 Word line이 집중적으로 Write 되는 것을 방지하는 방법대체적으로 특정 Cell 혹은 Word가 집중적으로 쓰여져서 전체 메모리를 사용할 수 없게 되는 것을 방지하기 위해 Word Line을 Shift하고 Shift한 수를 Counting 하여 저장하는 방법과 Start-Gap(Micro 2009)이라는 논문에서는 추가로 Redundant한 Word Line을 이용하여 매 100번의 Write 동작마다 Circular Buffer와 마찬가지 방법으로 한 칸씩 이동하면서 특정 Cell이 집중적으로 쓰여지는 것을 막는 방법 등이 있습니다.MRAM (Magnetic Radom Access Memory)그림 4MRAM(Magnetic RAM)은 플로피디스크나 하드 디스크와 같이 자기에 의해 데이터를 기억하는 메모리로서 스핀 의존 전기 전도에 의해 생기는 강자성 터널 자기저항 효과(Tunnel Magneto Resistance:TMR) 소자를 이용한 것입니다. TMR 소자는 아래 그림과 같이 2개의 강자성층이 비자성층을 끼운 3층 구조로 강자성층에는 변이 금속자성원소(Fe, Co, Ni) 및 그것들의 합금(CoFe,NiFe 등)이 채용되고 있습니다. 여기에서 그림(a)와 같이 상하 2개의 강자성층의 곁에 2개의 전선을 배합하고, 상부의 전선에는 안쪽에서 앞으로, 하부의 전선에는 앞에서 안쪽으로 전류를 흘려보냈을 경우, 양쪽의 강자성층과 함께 그림의 오른쪽의 방향에서 자계가 발생한다(암페어의 오른나사의 법칙). 한편, 그림(b)와 같이 2개의 전선을 동시에 앞에서 안쪽으로 전류를 흘려보냈을 경우에는 상부의 강자성층에는 좌향, 하부의 강자성층에는 우향의 자계가 발생합니다. TMR 소자는 이 자성체층의 자계의 방향에 의해전기 저항이 변화되는 것이 특징으로 다음과 같은 1개의 저항으로 생각할 수 있습니다.그림 5그림 (a)와 같이 2개의 강자성층의 자계가 같은 방향의 경우는 저항치가 작고, 그림 1(b)와 같이 강자성층의 자계가 반대 방향의 경우는 저항치가 합니다.

공학/기술| 2018.08.20| 13페이지| 1,000원| 조회(253)

비휘발성 메모리, Non volatile memory, 비휘발성 차세대 메모..

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MOSFET과 short channel effect에 관하여 평가A좋아요

MOSFETMOSFETMOSFET은 Metal Oxide Semiconductor Field Effect Transistor의 약자로 아래의 그림의 구조를 가지고 있다. 아래의 MOSFET의 NMOS로 carrier가 흐르는 channel이 n-type인 형태입니다.MOSFET의 원리는 Gate에 전압을 주어서 Gate의 아래에 있는 산화막으로 인해 Gate를 통한 전류의 흐름을 차단하고 산화막 아래에 carrier들이 모여 channel을 형성하게 합니다. 그 이후에 도핑 되어있는 Source와 Drain 영역에 전압을 인가하여 평소에는 흐르지 못했다가 channel이 형성됨으로써 전류가 흐를 수 있게 되는 원리입니다.channel이 형성되는 과정간단히 말하면 gate의 전압으로 source-drain간의 전류의 흐름을 제어할 수 있는 소자로 수도꼭지와 유사한 역할을 한다고 생각한다면 편합니다. 이런 mosfet은 1960년대에 개발되어 이후로 성능을 향상시키고 고집적화를 시키기 위한 노력이 진행되고 있습니다. 하지만 그 과정에서 Transistor의 크기가 충분히 컸을 때는 고려하지 않아도 되었을 문제들이 Transistor의 크기가 매우 작아지면서 발생하게 되었습니다.Short channel effect앞으로 소개될 모든 현상이 채널길이가 짧아서 일어난 것이지만, 이 녀석의 이름이 short channel effect인 것은 공학자들이 여러 현상 중에 먼저 발견한 다음 이름을 붙였기 때문입니다. 즉 넓은 의미로 보자면 모든 현상들이고, 좁은 의미로 설명하자면 short channel effect만을 의미합니다. 바로 L(channel length)가 감소하게되면V _{T}(Threshold Voltage)가 직접적으로 감소하게 됩니다.V _{T}공식여기서로 계산을 하지만 실제로Qdmax는 그보다 적습니다.ideal한 mosfet이라면 위 그림에서 gate 바로 아래 직사각형 부분으로 고려해야 하지만, 실제로는 좌우측 끄트머리 삼각형 영역은 Gate가 아닌 Source, Drain으로 인해 조절 되므로 이 부분을 뺀 사다리꼴 영역만 고려해야 합니다. 채널이 길 때는 차감영역 비중이 얼마 안되니 큰 상관은 없지만, 짧다면 이야기가 달라집니다. 따라서V _{T}가 감소하게 됩니다.punch throughTransistor의 크기가 작아지면서 자연스럽게 gate의 길이 즉 channel length도 작아지게 되었습니다. 여기서 이 channel length가 충분히 길었을 때는 괜찮았지만 아래와 같이 Source의 도핑영역와 Drain의 도핑영역의 공핍층이 맞닿게 될 정도로 작아지게 되면 원래는 channel을 통해 이동해야할 carrier가 channel을 통하지 않고 이 맞닿은 공핍층을 통해 이동하게 되어서 약간의 드레인 전압 증가에 드레인 전류가 급증해서 원하지 않은 특성이 나오게 됩니다. 이렇게 channel이 짧을 때 channel이 아닌 공핍층을 통해 carrier가 이동하는 현상을 'punch through‘ 라고 합니다.DIBL(Drain Induced Barrier Lowering)에너지 밴드 측면에서 MOSFET의 단면도를 보면왼쪽의 에너지 밴드는 channel이 긴 mosfet이고 오른쪽의 에너지 밴드는 channel이 짧은 mosfet입니다. mosfet은 carrier가 channel을 통과하는데 있어서 Gate Voltage가 에너지 장벽을 조절해줘서 Darin Current가 흐릅니다. 하지만 실제로 이 에너지 장벽은 Drain Voltage의 영향도 받습니다. 바로 Drain Voltage를 계속 증가시키면 Source-Body 공핍층과 Drain-Body 공핍층이 만나서 장벽이 허물어지는 punch through 현상이 일어납니다. (Source, Drain은 n-type에 (+)전압 인가, B엔 p-type에 접지를 시켰으니 reverse bias로 공핍츱이 생기게 됩니다.) 만일 왼쪽처럼 채널이 길면 공핍층이 서로 맞닿을 일이 없겠지만 오른쪽처럼 짤아진다면 DIBL(Drain Induced Barrier Lowering)이 잘 일어나게 됩니다. 이때부턴 Gate Voltage가 0이어도 Drain Voltage가 크다면 전류가 흐를 수 있게 됩니다. 즉, 본래 전류를 제어해아할 Gate 전압에 무관하게 Source-Drain간에 전류가 흐르게 되는 것입니다. 실제로 여러문제점들 중에서 이 DIBL이 가장 문제되는 부분입니다.좌측은 채널길이가 길 때, 우측은 채널길이가 좁을 때의 ID-VG 그래프입니다.(y축이 log scale) 채널이 길 때는 Drain Voltage가 커도 큰 문제는 없지만, 그렇지 않을 때는 우측처럼 subthreshold 영역에서 여러 변화가 일어납니다. 전류가 증가하고V _{T}는 감소하게 됩니다. 그리고 이 때 DIBL은와 같은 수식을 가지고 그 정도(척도)를 나타 냅니다.GIDL(Gate Induced Drain Leakage)Gate 전압이V _{T}아랫니고, Drain Voltage가 큰 값인 상태에서는 off상태여서 Source Drain 간의 전류가 흐르지 않고 아주 미약한 누설 전류가 흐르게 되는게 정상입니다. 하지만 그림과 같이 에너지 밴드 상에서 큰 대역휨에 의해 대역간 터널링이 가능해져서 기존의 미약한 누설 전류보다 훨씬 큰 전류가 흐르게 되는 현상입니다.이런 터널링 현상을 방지하기 위해서는 원인이 되는 Drain 부위의 도핑을 터널링 현상이 일어나지 않을 정도로 조절해 도핑하여 방지해야 합니다.Reverse short channel effectReverse short channel effect 는 채널의 길이가 감소함에 따라 Vth 값이 상승하는 것입니다. 이 현상은 현대 공정에서 고르지 못한 channel 도핑으로 인한 결과입니다. DIBL(Drain Induced Barrier Lowering)를 방지하기 위해서, MOSFET 채널은 공핍층의 영역을 줄이기 위해 source와 drain근처에서 더 도핑합니다.(아래그림의 ‘Halo’부분) 채널이 짧은 경우에 source의 halo 도핑은 drain과 겹쳐 채널의 도핑 농도를 증가시키고, 따라서 임계 전압을 증가시킵니다. 이 증가된 임계 전압은 채널 반전을 위해 더 큰 Gate Voltage를 필요로 합니다.Narrow width effect위(SCE)에서는 channel 길이인 L 이 감소하면V _{T}가 감소한다고 했습니다. 여기서는 채널폭인 Z가 감소하면 반대로V _{T}가 커지는 현상을 확인 할 수 있습니다. 위에는 정면에서 바라본 단면(SCE)이였다면 이번엔 측단면을 보겠습니다.윗부분에 gate의 접촉부인 n+ poly가 존재하고 그 아래 gate oxide가 있습니다. 참고로 좌우로 두껍게 FOX라 적힌 것은 field oxide의 약자로 source, gate, drain 접촉부와 떨어진 곳으로, 아래 그림에 빨간 원으로 표시된 부분입니다.

공학/기술| 2018.08.20| 8페이지| 1,000원| 조회(567)

MOSFET, DIBL, GIDL

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High k 물질에 관하여 평가A좋아요

high-k dielectricsHigh-k 란?High-k 유전체에 대해 설명하기에 앞서 우선 high-k의 유래에 대해 알아보겠습니다.반도체란 도체와 부도체의 중간적 전기적 전도성 성질을 가지고 있고 이 성질은 에너지밴드갭이 너무 크지도 않고 너무 작지도 않고 적당한 크기를 갖는다는 것을 의미합니다. 이런 반도체를 이용해 트랜지스터와 같은 수많은 device들이 개발되었고 지금도 좀 더 발전된 특성을 가진 device를 만들기 위해서 수많은 노력이 진행되고 있습니다.대표적인 예로 트랜지스터를 들자면, 트랜지스터는 Gate의 전압으로 Source와 Drain간의 전류를 제어할 수 있는 소자입니다. 이를 이용한 여러 가지 device들이 만들어 졌고 제품화 되었는데 여기서 그치지 않고 집적도를 높이기 위한 노력이 진행 되고 있습니다. 그 과정에서 공정이 점차 세밀해지고 집적도가 높아짐에 따라서 트랜지스터의 channel이 짧아지게 되면서 '터널링 효과‘와 같은 Short Channel Effect(SCE)가 발생하여 누설전류가 발생하는 문제가 나타나기 시작했습니다. 이렇게 통제되지 않은 상태로 전자가 오가며 소모되는 전력 누수현상이 발생하면 원래 목표하던 전력소모 감소와 속도향상이라는 목적을 이루기 어려워졌습니다. 이러한 문제를 해결하기 위해 업계에서는 실리콘을 기반으로 하는 반도체 구조를 벗어나기 위한 신소재 개발과 새로운 구조 개발에 많은 노력을 해왔습니다. 그 과정에서 탄생한 것이 'High-k' 물질입니다.-Capacitance in dramDram은 전원이 꺼지면 기억된 정보가 사라지는 휘발성 특징을 가지고 있으며 1T1C 의 cell 구조를 가지고 있어서 가격이 싸고 집적도를 높일 수 있는 특징을 가졌습니다. 이는 대용량 메모리에 많이 사용되는데 ‘1’과 ‘0’의 데이터를 1T1C의 capacitor에 충방전을 통해 기억하는 원리를 가지고 있습니다. 이런 dram은 구조가 간단하고 cell의 크기가 작아서 집적도가 높다는 장점을 가지고 있지만 그럼에도 계속 집적도를 높이고자 하는 노력은 계속되고 있습니다. 그 과정에서 Capacitor의 크기도 줄여야하는데 Capacitor의 용량은C= epsilon _{0} kappa {S} over {d} `[F] (epsilon _{0}=진공의 유전율,kappa =비유전율, S=단면적, d=길이)의 식을 따릅니다. 따라서 동일한 유전체를 썼을 때 Capacitor의 크기를 줄이게 되면 C 용량은 줄어들게 됩니다. 하지만 Capacitor가 ‘0’과 ‘1’의 정보기억을 위한 메모리소자로 쓰이기 위해서는 ‘0’과 ‘1’을 구분할 수 있을 최소한의 용량이 필요합니다. 시간이 지날수록 Capacitor의 크기가 작아지면서 용량도 같이 줄어들어 이 최소용량에 못 미치게 되어서 이에 대한 해결책이 필요하게 되었습니다.더 작은 DRAM 소자의 제작을 위해서는 사용되는 유전체의 박막의 두께를 감소시키거나 capacitor의 유효 표면적을 증가시켜야만 했습니다. 그러나 박막의 두께가 약 4 nm 이하로 감소하게 되면 터널링 현상에 의한 누설 전류 증가 현상 및 α-입자에 의한 소프트 에러의 증가 등이 발생하여 소자의 신뢰도가 감소되는 문제가 야기되었습니다. 또한 cell당 할당된 면적 내에서 유효표면적을 증가시키기 위해 실린더의 형태의 capacitor를 이용하고 있으나 photo/etch 공정 기술로는 원하는 capacitor의 높이를 제작하기가 한계가 있으며, 제작하더라도 여러 가지 문제가 발생했습니다. 그래서 생각해낸 것이C= epsilon _{0} kappa {S} over {d} `[F] 에서kappa 가 높으면 C값이 올라간다고 생각하여 애초에 비유전율이 높은 물질을 찾아 이 것으로 device를 만들게 되었습니다. 여기서 비유전율kappa 가 높은 물질을 high-kappa 물질이라고 합니다.이런 DRAM의 기술은 기존의 개인용 컴퓨터(pc)에 주로 사용될 뿐만 아니라 X-BOX, play-station 등과 같은 게임기, HD TV 등과 같은 디지털 영상 기기 분야와 유비쿼터스 시대의 도래에 따른 ADSL, 무선랜 등 네트워크 제품 및 모바일 기기의 발전에도 큰 기여를 하고 있고 더욱 더 향상된 성능의 제품을 위해 할당된 소자 면적 내에서 정전용량의 확보를 위한 많은 노력이 진행되고 있습니다.-Gate insulators in Mosfet지난 수 십년간 transistor(MOSFET)의 크기는 계속해서 줄어들어 왔습니다. 위의 표와 같이 transistor의 크기가 줄어들면, 회로내에 집적화 할 수 있는 transistor의 개수가 늘어나고, 또한 소비전력이 줄어들 뿐만 아니라, delay time이 줄어드는 등 많은 부분에 혜택이 있습니다.옆 그림은 30년동안 변해온 MOSFET의 크기를 보여줍니다. 1975년 gate length는 1 마이크로 였고, gate oxide의 두께는 35nm, 동작전압은 4V였습니다. 2005년 인텔 연구실에서 개발한 transistor의 gate length는 35nm로 줄었고, gate oxide의 두께도 1.2nm로 줄었습니다. 동작전압 역시 1.2V까지 줄었습니다. Gate length가 줄어듦에 따라 transistord의 크기가 많이 작아졌고, 이에 따라 집적도는 월등히 향상되었습니다. 또한 동작 전압이 줄어들어 소비전력도 많이 줄어들었습니다. 그러나 gate oxide의 두께가 크게 줄어든 것이 문제점으로 대두되었습니다.위 그림은 gate oxide의 두께가 줄어듦에 따른 누설전류를 보여줍니다. Gate length가 줆어듦에 따라 Source와 Drain사이의 거리도 가까워지기 때문에 구동전압이 인가되면, Source와 Drain 사이에서 tunneling에 의한 Channel leakage(채널 누설 전류)가 발생합니다. 따라서 구동전압은 낮아져야합니다. 그러나 구동전압이 낮아지면, channel을 형성하기 위해서 gate oixce의 두께가 얇아져야합니다. 따라서 channel leakage를 줄이기 위해서, gate oxide의 두께를 감소시켜야 한다는 결론이 나오죠. 그러나 gate oxide의 두께가 감소됨에 따라 gate에서 발생하는 gate leakage가 증가하여 소자의 동작에 좋지 않은 영향을 주게 됩니다. 따라서 gate oxide에서 누설전류를 감소시키면서, channel형성을 잘 시키기 위해서 유전율이 높은 물질이 필요하게 된 것입니다. 여기서 유전율이 높은 물질을 High-k 라고 하며, 최근 연구되고있는 소재로는HfO _{2},ZrO _{eqalign{2#}} 가 대표적입니다. 이 물질들은 유전상수(κ)가 20 이상으로 3.9인SiO _{2}와 비교하여 높은 유전특성을 보여 줍니다.위 그림에서와 같이SiO _{2}절연층과 함께 사용되어온 poly-si 전극은 High-k 박막의 전극으로 사용할 경우, 전극 내부에 추가적인 기생저항을 만들어내어 게이트와 반전층 사이의 커패시턴스를 감소시킵니다. 또한 poly-si 전극을 사용하기 위하여 poly-si 박막 형성 후 도핑을 통한 threshold voltage를 높여왔는데, 도핑 후 annealing 과정에서 약 1000℃ 높은 온도를 사용하기 때문에 공정상에서도 문제점을 가지고 있을 뿐 아니라 carrier mobility를 감소시키고, pFET에서 비정상적인 높은 threshold voltage를 나타내는 문제점들이 발생합니다. 이에 따라 poly-si을 금속 물질로 대체하여 연구가 진행되고 있습니다. 최근 TaN과 TIN을 전극으로 사용한 경우, 커패시턴스의 특성이 높고, 높은 carrier mobility를 얻을 수 있을 뿐 아니라 열적 안정성도 뛰어나기 때문에HfO _{2},ZrO _{eqalign{2#}} 의 금속 전극으로 사용될 유력한 물질로 거론되고 있습니다.위 그림은 metal/high-k stack을 적용한 45nm 공정의 transistor의 높은 drvie current를 보여줍니다. 45nm metal/high-k에서 평균 30%이상의 drive current를 증가시키거나, 5배 이상의 leakage를 줄일 수 있다는 보고도 있습니다.위 그림은 구동 전압에 따른 gate leakage의 변화를 보여줍니다. 65nm poly-si/SiON 구조의 transistor와 45nm의 metal/high-k 구조의 transistor를 비교하였을 때, pMOS에서 약 1000배의 gate leakage가 감소하였고, nMOS에서는 약 25배의 gate leakage가 감소하였습니다.

공학/기술| 2018.08.20| 8페이지| 1,000원| 조회(408)

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