"logic gate 계산기"의 검색결과 입니다.

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디지털집적회로 감산기실험 전전설2 전자기사 10진 카운터 74ls83감산기 FPGA 전전설 adder comparator verilog

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"logic gate 계산기" 검색결과 1-20 / 167건

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서강대학교 21년도 디지털논리회로실험 2주차 보고서 (A+자료) - Logic Gates, FPGA

디지털논리회로실험 2주차 실험 보고서목적- TTL logic gates의 동작 방법을 익히고, Logic level과 noise margins, fanout에 대해 이해한다. ... - Gates를 이용해 논리 함수를 최적화해본다.- Wired OR logic의 특성과 활용 방법에 대해 이해한다.- FPGA를 이용하여 간단한 논리 회로를 구현하고 동작을 확인해본다 ... .이론2.1 Logic signals and gates디지털 논리 값은 0(low)와 1(high)가 있는데, 기본적인 함수 AND, OR, NOT, NAND, NOR를 이용

리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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[논리회로실험] 실험3. 가산기&감산기 결과보고서

Logic gate를 이용해서 가산기와 감산기를 구성해보고 반가산기와 전가산기, 반감산기와 전감산기에 대해 학습하여 실험을 통해 예상 값과 비교해보았다.실험 1의 경우 반가산기의 동작 ... 하게 나왔다.실험 2의 경우 반가산기 2개와 OR 게이트를 이용하여 전가산기를 구성해보았는데 이는 실험 1의 반가산기 동작에서 자리 올림수를 고려하여 계산하게끔 보안된 회로이다. 실험 ... 한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부:제출일:과목명:교수명:학 번:성 명:실험 3. 가산기 & 감산기1. 실험 과정 및 결과

리포트 | 5페이지 | 1,000원 | 등록일 2023.03.28

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[논리회로실험] 가산기&감산기 예비보고서

한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부:제출일:과목명:교수명:학 번:성 명:실험 3. 가산기 & 감산기1. 실험목적1) Logic ... gate를 이용해서 가산기와 감산기를 구성한다2) 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작원리를 이해한다.2. 실험이론1) 반가산기- 2진수 덧셈에서 맨 ... 오른쪽 계산을 위해 사용됨- 2개의 비트 A, B를 더해 합 S와 자리올림 Co를 출력하는 조합 회로- S=A?B, C=A?B 로 표현ABSC*************1012) 전

리포트 | 7페이지 | 1,000원 | 등록일 2021.04.06 | 수정일 2023.03.29

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Term_Project_보고서_1조

Term ProjectSubject : 기초전자회로 및 실험 1 Theme : ALUs (Arithmetic logic units)를 이용한 n-bit 계산기 설계담당교수학 번 ... 및이 름학 과전자공학과ALUs (Arithmetic logic units)를 이용한 6-bit 계산기 설계0. 요약 (Abstract)이번학기 프로젝트의 주제는 ALUs ... (Arithmetic logic units)를 이용한 n-bit 계산기 설계로 6-bit 입력을 구현하고 최대한 많은 연산을 구현하고자 하였다. 6비트 덧셈 계산기를 제작하였다. 7 s

리포트 | 7페이지 | 1,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)

gate, XOR gate, 가산기 등 여러 논리회로를 디자인한 후 실제로 설계하여 실험능력을 함양한다.2. 배경이론 및 사전조사디지털 설계는 다양한 장점이 있다. 1에 대응 ... 은 A와 B 둘 중 하나가 1이면 1이 나오므로 XOR Gate를 이용하고 Carry는 A, B 모두 1일 때만 1이 나오므로 AND Gate를 이용한다.전가산기는 입력 A와 B ... LOGIC 0이 나와 LED에 불이 들어오지 않을 것이다. 둘 중 하나만 닫고 하나는 열 경우 LOGIC 1이 출력되어 LED에 불이 들어올 것이다.반가산기 회로의 경우 스위치를 모두 닫

리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-01 결과리포트 (2020 최신)

gate, XOR gate, 가산기 등 여러 논리회로를 디자인한 후 실제로 설계하여 실험능력을 함양한다.2. 배경이론 및 사전조사디지털 설계는 다양한 장점이 있다. 1에 대응 ... 에 반드시 완충재 역할로 저항이 필요하다. LED 저항 계산 공식은 아래와 같다.따라서 필요한 저항 = (5V – 2V) / 0.01A = 300Ω 이다.- 1-bit 반가산기 ... 모두 1일 때만 1이 나오므로 AND Gate를 이용한다.전가산기는 입력 A와 B에 Input carry 이렇게 세 개의 값을 Input으로 하여 sum과 output carry

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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term project - ALUs (Arithmetic logic units)를 이용한 다기능 디지털 시계 설계

는데, 이를 12진 카운터와 6진 카운터, 10진 카운터를 연결하여 구현해야 했다. 7447과 7 segment를 연결한 디지털 숫자 표시는 1학기 때 계산기 구현 프로젝트 진행 ... Term ProjectSubject : 기초전자회로 및 실험 2Theme :ALUs (Arithmetic logic units)를 이용한 다기능 디지털 시계 설계담당교수학 번 및 ... 이 름학 과전자공학과ALUs (Arithmetic logic units)를 이용한 다기능 디지털 시계 설계0. 요약 (Abstract)이번 학기 프로젝트의 주제는 ALUs

리포트 | 14페이지 | 1,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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서울시립대 전전설2 Lab-02 결과리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ결과리포트Lab-02 Schematic Design with Logic Gates작성일: 20.09.191. 실험목적Xilinx ISE Design ... Suite를 이용하여 digital logic을 schematic으로 설계하는 실험이다. ISE가 제공하는 다양한 Logic gate symbol을 사용해 회로를 설계하고 최종 ... 다. PROM은 AND Gate의 제약으로 논리소자로는 잘 쓰이지 않는 반면 PAL은 구조가 생산 속도와 비용 측면에서 유리하여 현재 널리 쓰이고 있다.과거 작은 크기의 회로를 구현할 때

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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Logic 연산과 gates 실험보고서

실험1. Logic 연산과 gates1. AND 연산1.1 ABULLET B (A "AND" B)는 둘 중 하나만 거짓(“0”)이어도 그 결과가 거짓인 연산이다.이 규칙에 따라 ... _diode logic AND gateS3 과 S7의 개폐여부가 LED1의 점등 여부로 연결되는 논리 회로이다.아래 캡처화면들을 통해 D3, D4가 각각 VDC4에 연결되는 상황이 “1 ... multisim_diode logic OR gate_LED 점등GND와 Switch를 연결한 이유는 회로가 아예 끊어지는 것과 GND가 연결된 상황간의 차이를 알아보기 위함이며, 실험 결과

리포트 | 18페이지 | 1,000원 | 등록일 2021.04.06

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Diode(직렬/병렬 연결, Logic) 결과보고서[인하대 기초실험2 전자과]

) = 5V일 때 , 을 측정하고 이로부터 다이오드에 흐르는 전류 계산: = 5V일 때 = 0.545V, = 4.46V이다. 저항의 크기가 3k이므로 저항에서 옴의법칙을 이용해 전류 I ... gate로 입력 받아 최종 출력이 AB + CD가 되도록 설계하였다. 각 저항의 크기는 1k, 전원은 5V, A, B, C, D에 인가되는 전압은 각각 1V, 기판의 가장 오른쪽 ... 7주차 Diode(직렬/병렬 연결, Logic) 결과보고서전자공학과1. 실험 제목Diode(직렬/병렬 연결, Logic) 실습2. 실험 과정 + 실험 결과(예상, 실제)■ Lab

리포트 | 10페이지 | 1,000원 | 등록일 2022.08.27

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논리회로설계 실험 기본게이트 설계

방법으로 설계하고 그에 따른 파형으로 설계한 결과를 확인한다.2. 예비 이론(1) CPLD, FPGA란?1) CPLD(Complex Programmable Logic Device ... )Complex Programmable Logic Device의 약자로 PAL과 같은 내부 로직 블록을 여러 개 가지고 있다. PAL의 개념을 확장한 것으로 적은 공간과 신뢰도 향상 ... , 비용을 절감 등의 장점을 갖는다. CPLD 구조를 살펴보면 내부 여러 개의 LAB(Logic Array Block)와 LAB의 연결선인 PIA으로 되어 있으므로 몇 개의 매크로

리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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전전설2 실험2 예비보고서

실험2. Schematic Design with Logic Gates9/8~9/15예비보고서1. 실험 목적Design Tool을 사용하여 Digital logic ... 의 Schematic 설계를 수행해 본다.Schematic 설계는 ISE가 제공하는 여러 가지 종류의 logic gate 심볼을 직접 불러와서 배치하고 연결함으로써 디지털 회로를 디자인 ... 한다.Schematic 방식으로 설계한 logic을 최종적으로 FPGA Device Configuration 까지 수행해서 동작을 확인한다.2. 배경 이론 및 사전조사[2-1] PROM

리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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디지털 논리회로의 전압특성과 지연시간 예비레포트

(Transistor-Transistor Logic) NAND Gate이며, 22-2(b)는 CMOS(Complementary Metal Oxide Semiconductor ... 으로 처리된다. 논리 1은 회로에 따라 5V 이기도 하지만, 어떤 회로는 120일 수 있다. 사용하는 전압의 크기가 일정 범위 이내에 있을 때를 논리 1로, 또는 논리 0으로 간주 ... 한다. 그림 22-1은 전압을 논리 0과 1로 표시한 것이다. 입력과 출력이 처리하는 전압의 영역이 다소 차이가 있도록 하여야 Gate들의 전압 변동에 영향을 적게 받는다. 이

리포트 | 3페이지 | 1,000원 | 등록일 2022.04.28

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7주차 다이오드 결과보고서 (ㅇㅎ대, A+)

결 과 보 고 서학 과학 년학 번조성 명전자공학과실험 제목직/병렬 Diode와 Logic Diode실험 목적직/병렬 다이오드의 특성을 이해하고 Logic diode회로를 설계 ... (○,2)= 5V일 때 , 을 측정하고 이로부터 다이오드에 흐르는 전류를 계산한다. eq \o\ac(○,3)를0 ~ 5V 범위에서 증가시킬 때 이에 따른 IA를 측정하여 그래프 ... 를 그린다. eq \o\ac(○,4)왼쪽의 두번째 회로 구현한다. eq \o\ac(○,5) eq \o\ac(○,2), eq \o\ac(○,3)을 반복한다.Lab3. Diode Logic

리포트 | 9페이지 | 1,000원 | 등록일 2021.10.07 | 수정일 2021.10.21

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플래시 메모리, 프로그래머블 논리장치(PLD) ,SRAM ,DRAM , MROM , EPROM , PROM , FRAM , PRAM , MRAM , 메모리 조사 대체과제 만점 , 논문까지 참고 및 없는 내용 없음 사기적

라 부르는 플로팅 게이트 트랜지스터(floating gate transistors)로 구성된 배열 안에 정보를 저장하며, DRAM이나 SRAM의 경우에는 1개의 cell에 1비트의 정보 ... Cell )해당 그림은 플래시 메모리에서 1개 cell의 구조이며, 트랜지스터와 비슷한 구조이나 본래 게이트가 있을 자리에 floating gate라는 새로운 층이 하나가 추가 되 ... 었으며 이러한 floating gate는 중간에 떠있는(floating) Gate라고 할 수 있다. floating gate에 전자를 집어 넣어 전원 공급이 중단 되더라도 정보를 유지

리포트 | 19페이지 | 3,300원 | 등록일 2021.08.30

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정보처리기사요약(2.전자계산기구조)

전자계산기구조제1장 논리회로정보처리기사 - 2. 전자계산기구조제 1 장 논리회로(Logic Circuit)― 2진 정보를 기반으로 AND, OR, NOT 등과 같은 논리 연산 ... 에 의해서만 정해지는 논리회로로서 기억능력이 없다. (반가산기, 전가산기, 디코더, 엔코더, 멀티플렉서, 디멀티플렉서)2) 순서논리회로(Sequential logic circuit ... )― 2진수 1자리 뺄셈기.4) 멀티플렉서(Multiplexer : MUX)― 2n 개의 입력선 중에서 하나를 선택하여 출력 선으로 전달하는 회로. (OR gate로 구성)n 개

시험자료 | 16페이지 | 3,500원 | 등록일 2021.05.24

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

Pre-reportSchematic Design with Logic Gates날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 이용 ... 하여 디지털 회로를 디자인 하기에 앞서 Schematic 설계를 수행해 본다. Schematic 설계는 ISE가 제공하는 여러가지 종류의 logic gate 심볼을 직접 불러와서 배치 ... 한다. 전가산기가 계산되기 위해 이전 가산기의 연산을 기다려야한다. 이 때문에 비트 수가 커질수록 연산이 느려지는 단점이 있다. 이 전달지연은 전가산기의 회로를 보면 쉽게 계산할 수 있

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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컴퓨터 구조 계산기_quartus 설계_2024

-Wired Logic 등 용어를 이해하며 설계를 진행한다.# 제어장치의 구현계산기를 구현하는데 필요한 내부 register는 A[4bit], B[4bit], IR[1bit], C[1 ... 과목명컴퓨터 구조과제 제목계산기 설계학번 이름작성 시간제출 날짜간단한 구조의 계산기를 설계할 것이다. 여태까지 Schematic editor 설계 기법에 따라 register ... bit]를 가진다.계산기를 작동시키기 위해 필요한 외부 입력(switch)의 경우 SA[4bit], SB[4bit], SIR[1bit], START[1bit]이 있다.ALU를 통해

리포트 | 17페이지 | 2,000원 | 등록일 2024.06.07

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A+ 연세대학교 기초아날로그실험 4주차 결과레포트

을 clipping 하며 그 이하의 전압만 통과시키는 것을 분명히 확인할 수 있었다.[실험 3] Logic gate (NAND)3.1 실험결과그림 11과 같이 3개의 PMOS ... 하고 저항에 걸리는 전압의 크기를 Oscilloscope를 이용해 관찰하였다. 그 결과는 다음과 같다.그림 SEQ 그림 \* ARABIC 2회로에서 다이오드의 Anode가 전원과 연결 ... 이 0.660V 감소한 것을 알 수 있다. 이렇게 출력 전압의 크기가 감소한 이유는 다이오드의 Threshold 전압 때문이며 우리는 이 사실을 통해 Threshold 전압이 0

리포트 | 16페이지 | 1,000원 | 등록일 2023.07.03

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아주대학교 논리회로실험 / 3번 실험 예비보고서

를 계산하는 조합 논리회로다. 반 감산기는 XOR gate, AND gate, NOT gate로 구성된다. A, B를 입력하면 뺄셈 A-B의 값은 D로 출력되고, 빌림 수는 B로 출력 ... 및 동작 원리를 이해하고 Logic 게이트들을 조합하여 가산기와 감산기의 구성을 이해한다. 그리고 실험 과정과 결과를 통해 가산기와 감산기의 입-출력이 각각 어떤 의미를 갖 ... 적으로 맨 오른쪽 자리 (LSB) 계산에 사용된다. 종합하자면 Input A, B로 그 합인 S와 올림수 C를 출력하는 조합 논리회로가 반 가산기이고 A, B 두 수의 합으로 인해

리포트 | 8페이지 | 1,000원 | 등록일 2021.07.20

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