전전설2 실험2 예비보고서

소개글

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목차

1. 실험 목적
2. 배경 이론 및 사전조사
3. 실험의 내용
4. 실험의 예상 결과
5. 참고 문헌

본문내용

1. 실험 목적

Design Tool을 사용하여 Digital logic의 Schematic 설계를 수행해 본다.
Schematic 설계는 ISE가 제공하는 여러 가지 종류의 logic gate 심볼을 직접 불러와서 배치하고 연결함으로써 디지털 회로를 디자인한다.
Schematic 방식으로 설계한 logic을 최종적으로 FPGA Device Configuration 까지 수행해서 동작을 확인한다.

2. 배경 이론 및 사전조사

[2-1] PROM, PAL, CPLD, FPGA 에 대하여 차이점, 장단점을 조사하시오.

PROM의 장단점
- PROM은 1회에 한해서 새로운 내용을 기록할 수 있는 롬을 말한다. 이 말은 사용자가 PROM 라이터를 이용하여 내용을 기록할 수 있지만 한 번 들어간 내용은 바꾸거나 지울 수 없다는 것이다. 장점으로는 신뢰성이 높고 자료를 영구적으로 보존할 수 있으며, 값이 싸고, 속도가 빠르다는 점(35-60ns) 등을 꼽을 수 있다. 주로 비디오 게임기나 전자사전 등에 이용된다.

PAL의 장단점
- 논리기능 변경이 용이하고, 부품비용이 절감된다.
- ASIC대비 속도가 느리고 고급HW언어개발자가 부족하다. 개발환경 사전 구축이 어렵다.

CPLD의 장단점
- 대량생산으로 집적 회로를 제조하는 경우는 ASIC를사용하지만, 개발에 걸리는 기술 자산이나 설비, IP등의 추가비용(NRE 비용)가 발생되며 설계 자산을 다른곳에 사용할 수없다. 또, 설계에는 장시간이 소요되며 조그마한 실수도 용납되지 않으므로 개발자에게 큰 부담이 된다. 하지만, 프로그램어블 로직장치의 경우 NRE가 필요없고, 회로를 몇번이라도 고쳐서 재사용이 가능하므로, 현재 많은 사람들로부터 지지를 받아서 개발품부터양산품까지 폭넓게 사용되고 있다.

FPGA의 장단점
- FPGA는 회로의 직접도가 매우 높아서 수백만 게이트를 포함한다.
- FPGA는 PLD와 게이트 어레이의 장점을 결합한 것이다. 즉, 고정된 배열구조가 아닌 게이트 어레이의 융통성 있는 연결 구조를 가지고 또한 고속동작 및 집적도의 장점을 가지며, PLD의 개발 효율성을 제공하고 있다.

참고 자료

https://blog.naver.com/kjb04/46924603
https://kin.naver.com/qna/detail.nhn?d1id=11&dirId=1118&docId=119333938&qb=UFJPTSBQQUwgQ1BMRCBGUEdBIOywqOydtA==&enc=utf8&section=kin&rank=3&search_sort=0&spq=0
https://blog.naver.com/rutin98/100078514459
https://kin.naver.com/qna/detail.nhn?d1id=11&dirId=1118&docId=64655459&qb=RlBHQSDtnJjrsJzshLE=&enc=utf8&section=kin&rank=2&search_sort=0&spq=0
https://blog.naver.com/entrylabs/220595649371 (FND 1DIGIT)
https://blog.naver.com/ntrex/220608354174 (FND 4DIGIT)
https://colomy.tistory.com/102 (RS-232)
https://blog.naver.com/dokkosam/221168994116 (PIEZO)