"ASIC설계" 검색결과 1-20 / 454건

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  FPGA구조와 ASIC 설계 방법 실험 레포트

  예비 레포트- 실험날짜 : 2018년 11월 27일- 실험주제 : FPGA구조와 ASIC 설계 방법- 예비이론• FPGA & ASIC 정의FPGA(Field ... 에 소비자/설계자가 프로그램할 수 있으므로 요구되는 어떠한 논리기능도 수행할 수 있다.FPGA는 일반적으로 주문형 반도체(ASIC) 대용품보다 느리고, 복잡한 설계에 적용할 수 없 ... 한 FPGA 버전으로 싸게 팔 수 있다. 이런 설계개발은 일반적인 FPGA에서 만들었고 좀 더 ASIC와 비슷한 고정된 버전으로 변경되었다.• ASIC 특성ASIC은 특성에 따라

  리포트 | 4페이지 | 2,500원 | 등록일 2021.11.08

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  16bit 가산기 / 16bit adder / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계

  1. 설계방법 설계한 16-bit adder는 add16을 root module로 하고, 4개의 sub-module인 add4로 구성되어 있다. 각 add4 module은 2개

  리포트 | 3페이지 | 2,000원 | 등록일 2020.10.17

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  자판기 베릴로그코드 테스트벤치(testbench) 포함 / Vending machine / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계

  가격이 1000원 및 1500원인 콜라를 판매하는 자판기를 각각 Verilog code로 구현하였습니다.코드파일(.v)과 머신에 대한 설명 및 시뮬레이션 결과에 대한 파일(.docx)이 포함되어 있습니다.1500원 콜라 자판기의 경우 모델심 시뮬레이션에 필요한 test..

  리포트 | 3페이지 | 2,500원 | 등록일 2020.10.17 | 수정일 2020.10.22

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  ASIC설계 홈 오토맨션

  설계과제 최종보고서교과목 명ASIC설계및실습책 임 자(팀장)성 명전 공학 번학 년연 락 처과제 명홈 - 오토맨션개발기간참여 학생성 명학 번학년전 공1. 설계과제 개요*기능-이번 ... 에 저희 조가 설계한 회로는 홈 오토매틱 기능으로써 간단한 버튼 입력으로 현관문을 open, close하고 집 안에 있는 가전기기(보일러, 전등)를 동작·제어하며 가스 누출 정보 ... . 설계과제 내용*블럭선도keypad_segmain_boardmode_changemode_actionmode_action1dot_disvfd_dispiezo_modekeypad_sc

  리포트 | 43페이지 | 2,500원 | 등록일 2017.04.11

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  ASIC 설계의 필요성

  ASIC 설계의 필요성, 시장전망, 연구동향-PLD 설계-●ASIC 설계의 필요성많은 사람들이 현대 사회를 정보화 사회라 부른다. 얼마나 빠르고 정확하게 정보를 얻을 수 있 ... 한 ASIC 칩을 설계해 주는 설계 용역 회사이다. 창업 초기에는 시장 진입을 위해 아날로그 회로 설계와 현금화가 쉬운 PCB 보드 설계 업무를 병행한다. 창업 2단계에서는 중, 대 ... 으로 응용분야가 확산될 것으로 기대되고 있다.초창기 반도체 기술의 낙후성 때문에 처음에는 시스템 수준의 ASIC 설계보다는 주로 특정 기능을 하는 블럭을 여러 개의 칩으로 구현하였고 이

  리포트 | 7페이지 | 1,500원 | 등록일 2010.12.19

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  ASIC 설계 및 실험 프로젝트 PPT

  ASIC설계 및 실험ASIC 설계 및 실험 PROJECTContents…Ⅰ. 게임 설명 Ⅱ. 프로젝트 개요 Ⅲ. 프로젝트 특징 IV. 코딩소스 및 설명 V. 프로젝트 후기 VI ... . 게임 시연ASIC설계 및 실험I. 게임 설명IIIIII공학 경영ASIC설계 및 실험IVVVII. 게임 설명추억의 똥 피하기 게임!! - 하늘에서 8개의 똥이 떨어진다. - 한정 ... 된 공간에 갇혀 있는 주인공! 무한히 똥을 피할 수 밖에 없다. - 떨어지는 똥을 계속 피하여 떨어진 개수만큼 움직이는 벌레를 목적지까지 움직이게 하면 게임성공.ASIC설계 및 실험

  리포트 | 20페이지 | 1,000원 | 등록일 2013.03.01

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  ASIC 설계 및 실험 프로젝트 코드

  똥 피하기 게임게임의 요지: 하늘에서 8개의 똥이 떨어진다. 한정된 공간에 갇혀 있는 주인공! 무한히 똥을 피할 수 밖에 없다. 이곳에서 나가는 방법은 단 하나! 하늘에서 떨어지는 똥을 계속 피하여 떨어진 개수만큼 움직이는 벌레를 목적지까지 움직이게 하면 이 곳을 나갈..

  리포트 | 8페이지 | 1,000원 | 등록일 2013.03.01

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  2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 Verilog과제

  기존의 Homework2의 coding를 참고하여 만들어 보았습니다. v_machine_ver2의 경우 stage갯수가 5개로 늘어나 2bit으로는 부족하므로 3bit로 바꾸고 state diagram을 바탕으로 next state logic과 output logic을..

  리포트 | 2페이지 | 1,500원 | 등록일 2018.07.05

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#2)

  지난번 과제에서는 참고사항에 명시된 것처럼 내용도 모른 채로 붙여넣기 했었던 기억이 나는데 myspice에서 파형을 얻기 위한 이러한 과정에서 spc파일의 값을 조정해보면서 이 파일이 어떤 부분에 영향을 미치는지 알 수 있게 되었다. 또한 input 값이 하나가 추가되..

  리포트 | 15페이지 | 1,000원 | 등록일 2014.05.03

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#3)

  이 부분에서 폴리실리콘이 바로 옆 측의 비아와 콘택트가 포함된 연결부위와 너무 가까워서 발생하는 에러가 생깁니다. 이를 해결하기 위해서 폴리실리콘의 두께를 줄여보았지만 그렇게 되면 폴리실리콘의 최소 두께를 못 넘겨서 에러가 발생하게 되고 다시 콘택트와 비아측을 줄이게 ..

  리포트 | 16페이지 | 1,000원 | 등록일 2014.05.03

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#1)

  * RULE 2.3 : WELL EDGE < 6 의 에러는 n well의 아래쪽(세로길이)을 늘려주어서 해결하였다. 다음 그림처럼 처음에는 WELL EDGE이(가) 6보다 작아야 하는 것인줄 알고 크기를 계속 줄였으나 반대로 6보다 커야 한다는 것을 의미했다. 또한 빨..

  리포트 | 11페이지 | 1,000원 | 등록일 2014.05.03

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  중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#4)

  는 공부한 대로 자유롭게 기재하시기 바랍니다.⑧ 실습을 통해 새롭게 알게 된 점, 설계시 문제점, 해결하지 못한 error에 관한 사항, 기타 건의사항 등등...마지막 설계 과제는 1 ... bit Full Adder의 설계였다. 이번 과제는 첫 번째 인버터 설계부터 시작하여 이전의 과제였던 MUX 설계 그리고 이번 한 학기 동안 수업시간에 배운 전반적인 내용을 전체 ... 적으로 아울러 돌아볼 수 있게 해 주었다. 1 bit 전가산기에 대한 내용은 수업에 쓰이는 교재부터 인터넷 등에서 조금만 참고하면 설계를 하는 것은 상당히 어렵지는 않았다. 그러나

  리포트 | 11페이지 | 1,000원 | 등록일 2014.05.03 | 수정일 2014.05.05

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제3 Verilog

  한글파일 보고서와 코드들을 포함하고 있습니다.사용프로그램은 Modelsim입니다. 사용법은 교수님이 알려줍니다.

  리포트 | 2페이지 | 2,000원 | 등록일 2017.06.25 | 수정일 2017.06.26

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제1 Mycad로 layout하기

  [1] DRC 에러 원인 및 해결 방법처음에 캡쳐 1과 같이 DRC 에러가 3개나 발생했습니다. 일단 위에 것부터 해결하려고 했습니다.Rule 2.5는 NACTIVE와 PACTIVE 사이의 공간에 여유가 없어 발생한 에러였습니다.그래서 NACTIVE와 PACTIVE 사..

  리포트 | 4페이지 | 2,000원 | 등록일 2017.06.25 | 수정일 2017.06.26

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  Digital fundamental, computer architecture, Micro processor 등을 아우르는 Asic 설계의 기본

  [ Clock & Reset ][Reset]: 필요한 이유- Back to known stage로 가기 위해 필요 (X propagation의 문제는 reset시 이게 안되서 발생)- Scan vector simulation은 capture후 Flush하기 위한 res..

  리포트 | 12페이지 | 무료 | 등록일 2012.08.15 | 수정일 2017.03.08

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제2 파형확인과 MyLVS 활용

  (3) C 값의 변화에 따라 출력 파형이 다르게 나오는 이유를 간단하게 설명. C값이 증가하면 RC time constant가 증가해서 시간지연이 늘어나게 된다. 따라서 그래프가 아래로 갈수록 충전과 방전에 걸리는 시간이 길어지게 되는 걸 볼 수 있다.[2] Part ..

  리포트 | 4페이지 | 2,000원 | 등록일 2017.06.25 | 수정일 2017.06.26

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  [asic실험] asic을 이용한 시스템 설계

  진입제어기 및 출구와 입구에 있는 차량 출입 센서들을 제어하여 신호등의 빨간불과파란불로 결과를 표시하는 주차제어기를 설계하였다.주차장에 추차할 수 있는 최대 차량의 수는 15대

  리포트 | 7페이지 | 1,000원 | 등록일 2003.12.22

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  [asic 프로젝트] asic을 이용한 digital door lock 설계

  digital door lock과목 : ASIC교수님 : 0 0 0 교수님수업시간 :00 000xxx 000000000000공학부1. 제작 동기요즘 디지털 문 열쇠가 많이 사용

  리포트 | 8페이지 | 2,500원 | 등록일 2004.08.18

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  [asic] asic설계(sisc)

  1. 8-bit 마이크로 프로세서이번 프로젝트로 설계하는 마이크로프로세서는 기본적인 기능만이 가능하게 한 간단한 8-bit 마이크로 프로세서이다. 구조와 기능을 간단히 설명

  리포트 | 17페이지 | 1,000원 | 등록일 2001.12.02

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  [asic] vhdl을 이용한 시계 설계

  VHDL을 이용한 디지털 시계 설계4) 현재는 달과 일을 각각 설정하게 되어 있다. 여기서 일을 증가시켜서 월이 설정되도록 설계하여라.먼저, 수정 이전상태의 VHDL소스를 보

  리포트 | 8페이지 | 1,000원 | 등록일 2004.05.03

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