중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#1)

소개글

프로젝트 내용 : 1bit full-adder 설계
mycad 이용한 layout과 함께 보고서가 전부 포함되어 있습니다.

목차

(1) CMOS 공정으로 Transistor level의 회로를 Sketch.
(2) Layout
(3) DRC 및 Extract & ERC 수행하여 error 유무를 확인
(4) 디버깅을 수행, 전체회로의 크기를 최대한 작게 조절 해보면서 (2),(3)의 과정을 반복한다.
(5) Extract & ERC에서 출력된 *.spc(netlist file)파일을 이용하여 MySPICE 프로그램을 통해 simulation을 한다.
(6) 시뮬레이션 결과

본문내용

* RULE 2.3 : WELL EDGE < 6 의 에러는 n well의 아래쪽(세로길이)을 늘려주어서 해결하였다. 다음 그림처럼 처음에는 WELL EDGE이(가) 6보다 작아야 하는 것인줄 알고 크기를 계속 줄였으나 반대로 6보다 커야 한다는 것을 의미했다. 또한 빨간색의 가로줄의 에러는 세로의 길이와 관련이 있었다.

* 본 자료는 표와 사진 위주로 구성되어 있습니다.

참고 자료

없음

압축파일 내 파일목록

drc.log
DRC.REP
DRC.sum
inverter.ini
inverter.mlh
inverter.prj
Inverter._00/coord.1
Inverter._00/DRC.1
Inverter._00/DRC_bin.1
Inverter._00/ERC.1
Inverter._00/ERC_bin.1
Inverter._00/EXTRACT.1
Inverter._00/layout.1
Inverter._00/layout.bak
laynet.log
LAYNET.REP
LAYNET.sum
output/inverter.log
output/inverter.spc
RESULT.GDS
spice file/include.inc
technology file/SCMOS_SCN4ME_SUBM.tec
technology file/stipple.lst
Verification file/SCMOS_SCN4ME_SUBM_DRC.RUL
Verification file/SCMOS_SCN4ME_SUBM_ERC.RUL
ASIC 설계 과제1 보고서.hwp

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