16bit 가산기 / 16bit adder / Verilog code / 베릴로그코드 설명 결과보고서 포함 / ASIC 설계 / 논리회로 / 디지털 설계

소개글

16bit 가산기를 Verilog 코드로 구현한 것입니다.
.v 확장자인 코드 파일과 시뮬레이션 결과가 첨부된 설명(결과보고서)파일 (.docx)이 포함되어있습니다.

목차

1. 설계방법
2. 시뮬레이션 결과

본문내용

1. 설계방법

설계한 16-bit adder는 add16을 root module로 하고, 4개의 sub-module인 add4로 구성되어 있다. 각 add4 module은 2개의 sub-module인 add2로 구성되어 있고, 각 add2는 2개의 sub-module인 fa(1bit full adder)로 구성되어 있다. add16 모듈의 Hierarchical structure는 이와 같고, sub module들은 개별 file(*.v)로 저장했다.
16-bit adder의 입력은 16 bit augend, 16 bit addend 그리고 Input carry이다. 각각 [15:0] a, [15:0] b, cin 으로 대응된다.

참고 자료

없음

압축파일 내 파일목록

결과보고서_16-bit adder.docx
code/add16/add16.v
code/add16/add2.v
code/add16/add4.v
code/add16/fa.v