중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#4)
- 최초 등록일
- 2014.05.03
- 최종 저작일
- 2012.09
- 11페이지/ 압축파일
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소개글
프로젝트 내용 : 1bit full-adder 설계
mycad 이용한 layout과 함께 보고서가 전부 포함되어 있습니다.
목차
없음
본문내용
① 각 회로의 sketch
② 최종 Layout그림의 스크린 캡처(전체 회로의 사이즈를 식별할 수 있어야 함.) 또는 프로그램상의 print메뉴를 통해 출력한 것
<중 략>
⑦ 실습결과에 대한 고찰(comment) : 보고서의 중간중간 또는 마지막에 코멘트를
추가해도 되며, 그 내용은 아래와 같은 것이 있을 수 있습니다. 또 그 외에 추가
적인 사항에 대해서는 공부한 대로 자유롭게 기재하시기 바랍니다.
⑧ 실습을 통해 새롭게 알게 된 점, 설계시 문제점, 해결하지 못한 error에 관한 사
항, 기타 건의사항 등등...
마지막 설계 과제는 1bit Full Adder의 설계였다. 이번 과제는 첫 번째 인버터 설계부터 시작하여 이전의 과제였던 MUX 설계 그리고 이번 한 학기 동안 수업시간에 배운 전반적인 내용을 전체적으로 아울러 돌아볼 수 있게 해 주었다. 1 bit 전가산기에 대한 내용은 수업에 쓰이는 교재부터 인터넷 등에서 조금만 참고하면 설계를 하는 것은 상당히 어렵지는 않았다. 그러나 역시 설계 이후 직접 동작가능하게 하는 그 과정은 쉽지 만은 않았다.
수업시간에 배운 드레인을 공유 시키면 딜레이를 줄일수 있다는 내용 및 콘택트 개수등 사실 이론으로는 잘 알고 있지만 직접 구현하려고 하다 보니 잘 되지 않는 부분이 상당수 있어서 포기한 부분도 많이 있었고 무엇보다도 크기의 최소화는 언제나 어렵게 느껴지는 부분이었다. 특히 마지막 spice를 통해서 파형을 얻어내는 부분에 있어서 그동안의 과제에서는 발생하지 않았던 문제점이 발견되어 애를 먹기도 했었다.
참고 자료
없음
압축파일 내 파일목록
layout/bitadder._00/
layout/bitadder._00/coord.1
layout/bitadder._00/coord.tmp
layout/bitadder._00/DRC.1
layout/bitadder._00/DRC_bin.1
layout/bitadder._00/ERC.1
layout/bitadder._00/ERC_bin.1
layout/bitadder._00/EXTRACT.1
layout/bitadder._00/layout.1
layout/bitadder._00/layout.bak
layout/bitadder.ini
layout/bitadder.mlh
layout/bitadder.prj
layout/drc.log
layout/DRC.REP
layout/DRC.sum
layout/laynet.log
layout/LAYNET.REP
layout/LAYNET.sum
layout/output/
layout/output/bitadder.log
layout/output/bitadder.spc
layout/RESULT.GDS
layout/spice file/
layout/spice file/include.inc
layout/technology file/
layout/technology file/SCMOS_SCN4ME_SUBM.tec
layout/technology file/stipple.lst
layout/Verification file/
layout/Verification file/SCMOS_SCN4ME_SUBM_DRC.RUL
layout/Verification file/SCMOS_SCN4ME_SUBM_ERC.RUL
layout/ASIC#4.hwp