2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 Verilog과제
- 최초 등록일
- 2018.07.05
- 최종 저작일
- 2017.12
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본문내용
기존의 Homework2의 coding를 참고하여 만들어 보았습니다. v_machine_ver2의 경우 stage갯수가 5개로 늘어나 2bit으로는 부족하므로 3bit로 바꾸고 state diagram을 바탕으로 next state logic과 output logic을 변경하였습니다. test v_machine ver2는 총 5가지의 경우로 나눠 coin이 500→500→500일 때, 500→500→1000일 때, 500→1000일 때, 1000→500일 때, 1000→1000일때를 순서로 코딩하였습니다.
결과는 500→500→500, 500→1000, 1000→500일 때 coke가 1로 나오며 500→500→1000, 1000→1000일 경우 reset이 1이 되는 것을 확인 할 수 있었습니다.
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2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/
2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/optional 과제/
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2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/optional 과제/test_v_machine_ver2.v
2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/optional 과제/v_machine ver2.v
2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/verilog 과제1번/
2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/verilog 과제1번/add16.v
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2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/verilog 과제2번/
2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/verilog 과제2번/v_machine.v
2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제/verilog 과제2번/verilog 과제 2번.hwp
ASIC설계 성적인증.jpg