"Logic Gate"의 검색결과 입니다.

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전전설 adder 논리회로 FPGA verilog HDL 4 bit Adder basic gates 기초디지털실험 논리회로설계실험 전전설2 logic 연산과 gate 인하대 vlsi

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"Logic Gate" 검색결과 141-160 / 1,003건

비동기 설계 방식기반의 저전력 뉴로모픽 하드웨어의 설계 및 구현 (Low Power Neuromorphic Hardware Design and Implementation Based on Asynchronous Design Methodology)

한국센서학회 이진경, 김경기

논문 | 6페이지 | 무료 | 등록일 2025.05.01 | 수정일 2025.05.15

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A+ 연세대학교 기초아날로그실험 4주차 결과레포트

을 clipping 하며 그 이하의 전압만 통과시키는 것을 분명히 확인할 수 있었다.[실험 3] Logic gate (NAND)3.1 실험결과그림 11과 같이 3개의 PMOS ... 를 이용하여 3 Input NAND gate를 구현하였다. 3개의 PMOS의 Drain에 각각 초록색 LED와 20k 저항을 연결하였고 그 3개의 LED를 병렬로 연결하였다. 또한 초록 ... LE면 0이 입력되고 전류가 흘러 초록색 LED가 켜진다. 반대로 High가 걸리면 1이 입력되고 전류가 흐르지 않아 초록색 LED가 꺼진다.한편 3-Input NAND Gate

리포트 | 16페이지 | 1,000원 | 등록일 2023.07.03

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디지털집적회로 inverter 설계도 및 시뮬레이션 결과

, so is the basis of most gates in integrated circuit design today. I also used CMOS logic for my ... noise margin or static power consumption. CMOS logic has wider noise margin and lower power consumption

리포트 | 9페이지 | 2,500원 | 등록일 2023.01.30

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

Pre-reportCombinational Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용 ... 하여 Combinational Logic을 설계 및 실험(Encoder/Decoder, Mux/Demux 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론 ... 를 Gate primitive 방법으로 디자인하시오.Source codeTestbenchc. [실습 3] 교안의 4:2 인코더를 case문을 사용하여 디자인 하시오.Source c

Non-Ai HUMAN
| 리포트 | 13페이지 | 2,000원 | 등록일 2022.07.16

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정보통신기초실습 4주차 결과보고서

는 결과적으로 회로의 논리연산에 distributive law가 성립한다는 결과를 도출할 수 있다. 즉,논리연산(logical operation, 혹은 Boolean ... expression)에서 distributive law가 성립함을 간단한 회로를 PsPice로 동작해봄으로써 알 수 있었다.이 실험을 통해 각 gate의 사용법을 알 수 있었고, input값

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2021.07.05

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A Sustainable Method to Study Digital Logic Circuits Hands-on Activity Method Using Arduino (A Sustainable Method to Study Digital Logic Circuits Hands-on Activity Method Using Arduino)

한국실과교육연구학회 이은상

논문 | 24페이지 | 무료 | 등록일 2025.03.29 | 수정일 2025.05.07

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반도체 공정 레포트 - front end process(학점 A 레포트)

트렌치 DRAM 커패시터, Flash memory의 gate 구조, 상변화 메모리, FeRAM 등을 다룬다.DIFFICULT CHALLENGESMOSFET scaling ... 적이지 않은 MOSFET, planner fully depleted SOI device, 수직적 형상을 띄는 어느 한 평면이 이중 혹은 다중 gate device 같은 새로운 대안 ... 으로 나온 CMOS에 대비하여야 한다.이 문제는 MOSFET gate stack 보다 더 시급한 문제라고 할 수 있다. 여기서 더 높은 유전율을 갖는 새로운 gate 유전체 물질

Non-Ai HUMAN
| 리포트 | 18페이지 | 1,000원 | 등록일 2022.12.29 | 수정일 2023.01.03

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정보처리기사요약(2.전자계산기구조)

전자계산기구조제1장 논리회로정보처리기사 - 2. 전자계산기구조제 1 장 논리회로(Logic Circuit)― 2진 정보를 기반으로 AND, OR, NOT 등과 같은 논리 연산 ... 에 따라 동작을 수행하는 논리소자들을 사용하여 구성된 전자회로.1. 논리회로의 분류1) 조합논리회로(Combinational logic circuit)― 회로의 출력 값이 입력 값 ... 에 의해서만 정해지는 논리회로로서 기억능력이 없다. (반가산기, 전가산기, 디코더, 엔코더, 멀티플렉서, 디멀티플렉서)2) 순서논리회로(Sequential logic circuit

Non-Ai HUMAN
| 시험자료 | 16페이지 | 3,500원 | 등록일 2021.05.24

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전전설2 실험1 결과보고서

.정보를 저장하는 state를 가지느냐의 차이를 가진다.조합회로(combinational) : combinational logic 회로의 경우 state를 저장하지 않기 때문 ... 가산기, 디코더, 인코더, 멀티플렉스, 디멀티플렉서순차회로(sequential) : sequential logic 회로의 경우 state를 저장하고, 입력값과 현재 state를 가지 ... 의 내용1) 실험 준비물- TTL7432 (OR Gate IC) 1개, 7486 (XOR Gate IC) 1개, 7408 (AND Gate IC) 1개- 저항4.7kΩ 3개, 330Ω

리포트 | 8페이지 | 1,000원 | 등록일 2023.11.17

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반도체공정 Report-1

ITRS에서 2005년 공개한 PIDS(Process Integration, Devices, and Structures) report의 주요 주제는 logic, memory ... 에서 depletion에 의해 body로부터 터널링현상이 발생하고 이로 인해 off상태에서도 누설전류가 흐르는 현상을 확인 할 수 있다.(GIDL, Gate Induced Drain Leakage ... ,밑그림 참조) 이는 body, gate 전압과의 차이가 심할수록 발생하게 됩니다.또 channel이 짧아지면서 short channel effect에 의해 saturation상태

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| 리포트 | 15페이지 | 1,500원 | 등록일 2021.04.11

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반도체 공정 레포트1- International technology roadmap for semiconductors, 2005 Edition, PIDS(process integration, devices, and structures)

junction and gate-induced drain leakage)(GIDL)을 가로지르는대역간 터널링, 확률적 도핑 변화, short 채널 효과를 적절하게 제어하는 것 ... 이 문제점. 특히 어려운 문제는 이러한 초박형 MOSFET의 두께 제어와 가변성이다.2. high-κ gate 유전체와 금속 게이트 전극의 시기적절한 수행적시에 구현하려면 금속 게이트 ... .LOGIC TECHNOLOGY REQUIREMENTS AND POTENTIAL SOLUTIONSLOGIC TECHNOLOGY 요구사항기술 요구사항 표는 고성능 및 저전력 디지털 IC

Non-Ai HUMAN
| 리포트 | 17페이지 | 2,000원 | 등록일 2021.01.15 | 수정일 2021.01.19

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(결과) / 2021년도(대면) / A+

Post-reportCombinational Logic 2실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용 ... 하여 Combinational Logic을 설계 및 실험(Encoder/Decoder, Mux/Demux 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 ... 의 회로도를 Gate primitive 방법으로 디자인하시오.Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 4:2 Encoder의 동작을 확인

Non-Ai HUMAN
| 리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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2021년 디지털공학개론_논리 기호의 해석 방법과 5가지 Standard 논리게이트 심볼의 대치 논리 게이트 심볼을 그리시고 표준기호로부터 대치기호를 구하는 방법을 설명하시오. (1)

방법.디지털 회로를 만드는데 있어서 논리 게이트(logic gate)는 가장 기본적인 요소이다. 논리 게이트는 입력에 대해 출력 전압이 기본 논리동작 (OR, AND, INV ... 에서는 표준논리기호(AND, OR INV, NAND, NOR)가 사용되지만 표준기호와 함께 대치논리기호(alternative logic symbol)를 사용 사용한다. 표준기호의 입출력

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| 리포트 | 4페이지 | 3,000원 | 등록일 2021.11.24

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아주대 논리회로실험 실험6 Latch & Flip-Flop 예비보고서

요소로, 기억소자이다. Latch와 Flip-Flop은 Logic gate 와 귀환 루프를 사용하여 귀환 순차 회로로 Latch의 경우 Flip-Flop과 동작은 유사하지만, 클럭 ... technoND Gate 4개로 구성되어있고, 입력값에 해당하는 output의 결과를 Yn에 해당하는 핀에 출력한다. 양쪽의 핀이 7개씩 총 14개가 존재하고, 7번 핀과 14번 핀은 회로 ... Gate 구성도이다. IC Gate 구성도를 확인하면 한 개의 입력(An)을 가진 NOT Gate 6개로 구성되어있고, 입력값에 해당하는 output의 결과를 Yn에 해당하는 핀

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| 리포트 | 10페이지 | 1,000원 | 등록일 2021.05.07 | 수정일 2021.07.23

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논리회로 (정연모) 기말 전체 족보 정리

하여 memory cell의 logic diagram 과 block diagram을 그리시오.2)위 cell과 디코더를 고려하여 1024 x 8 RAM 의diagram을 그리시오.3 ... )three-gate level2) ring counter를 decoder와 counter로 표현3) SRAM DRAM차이4) coincident register 쓰는 이유5

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| 시험자료 | 2페이지 | 1,500원 | 등록일 2022.04.07

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[최종합격]연세대학교 컴퓨터대학원 학업및연구계획서

었습니다. 실습에서 AND, OR Logic gate의 delay를 비교했을 때, AND gate는 rise time과 fall time delay가 1.4배 차이가 났지만, OR ... 젝n leakage로 유추하였습니다. 이에 Sense Amplifier를 구동할 때 transistor gating 순서를 조정하는 system을 회로로 구현하여 read mode

자기소개서 | 4페이지 | 7,000원 | 등록일 2024.02.16 | 수정일 2024.02.19

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시립대 전전설2 Velilog 결과리포트 6주차

date목록1. 실험 목적2. 배경 이론3. 결과4. 결론 및 고찰1. 실험 목적이번 실험은 저번시간에 했던 과는 다른 Sequential Logic Design (순차 조합회 ... 에 설계했던 Converter과 어떻게 다르게 작동하는지를 비교해 보는 것도 좋을 것 같다.2. 배경 이론(1) NAND Gate를 이용한 LATCH2개의 NAND게이트로 구성된 래치 ... Gate를 이용한 LATCH회로 구성에서 NOR게이트를 사용했다는 차이만 있을 뿐 나오는 값은 NAND게이트를 이용한 LATCH와 동일하다.? 회로 구성? 진리표

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| 리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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전전설2 실험1 결과보고서

를 가지느냐의 차이를 가진다.조합회로(combinational) : combinational logic 회로의 경우 state를 저장하지 않기 때문에 입력값에 대해 곧바로 출력 ... , 멀티플렉스, 디멀티플렉서순차회로(sequential) : sequential logic 회로의 경우 state를 저장하고, 입력값과 현재 state를 가지고 출력값이 결정된다. ... - TTL7432 (OR Gate IC) 1개, 7486 (XOR Gate IC) 1개, 7408 (AND Gate IC) 1개- 저항4.7kΩ 3개, 330Ω 3개- LEDred 1개

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| 리포트 | 8페이지 | 2,000원 | 등록일 2022.11.30

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실습 6. 위상 제어 루프(PLL)

. 실험결과2.1 위상제어 루프의 설계그림 6-2의 위상 제어 루프를 구성한다. (Op amp의 동작전원은 ±5V이고, Logic gate의 동작전원은 5V & GND이다.) 입력단 ... 된다. 아래 회로에서 사용된 인버터는 발진기의 출력파형을 위상 검출기에 사용된 XOR Logic의 동작 전압 (High 5V, Low 0V)로 맞추기 위한 버퍼로 사용된다.2

리포트 | 6페이지 | 1,000원 | 등록일 2023.10.17

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab02(예비) / 2021년도(대면) / A+

Pre-reportSchematic Design with Logic Gates날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 이용 ... 하여 디지털 회로를 디자인 하기에 앞서 Schematic 설계를 수행해 본다. Schematic 설계는 ISE가 제공하는 여러가지 종류의 logic gate 심볼을 직접 불러와서 배치 ... 하고 연결함으로써 디지털 회로를 디자인하고, Schematic 방식으로 설계한 logic을 최종적으로 FPGA Device Configuration까지 수행해서 동작을 확인한다.나

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| 리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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