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부경대 디시설 vhdl FPGA 사칙연산 24진카운터 fpga 프로젝트 3색 신호등 회로 atmega128 조현병 병태생리 라인트레이서
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"TD신호" 검색결과 61-80 / 513건

  • 자료 표지
    HDL및실습 RAM과 ROM 메모리 설계하기 A+
    클럭이 필요한 동기시스템을 쓴다. 그리고 제어신호로 이네이블 신호를 사용한다. 그리고 어드레스와 클럭이 공용으로 쓰기 때문에 en 신호가 액티브 로우로 작동되어 입력신호를 선택 ... : 클래스-기존의 형을 갖고 새로운 형태로 만드는 것.(여기선 type) 16 : 0부터 3인 4개의 방이 만들어짐. 0번지~3번지16 : 4개의 8bit std_logic_vector ... 를 갖는 mem_array라는 이름의 새로운 신호 타입 정의17 : 스탠다드 로직벡터 8개짜리로 4개 방을 만듬17: 16라인에서 정의한 신호를 mem이라는 이름으로 선언19
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    | 리포트 | 12페이지 | 3,000원 | 등록일 2020.07.05
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  • 자료 표지
    통계적 신호처리 Forward prediction using the steepest descent algorithm, Forward prediction using the LMS algorithm for varying step-size parameters
    통계적신호처리 HW4 2018317025 이예진Forward prediction using the steepest descent algorithmForward prediction ... algorithm% Forward the steepest descentf_std = zeros(M,1);for i = 1 : N_samp-1f_std = f_std + mu * (p - R ... * f_std);j_fw = 1 - (f_std' * R * f_std);end*결과 분석일 때M : 3 ============================mse_y(n
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2019.12.13
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  • 자료 표지
    디지털시스템설계 신호등설계 VHDL A+자료
    1. 목 적- 주어진 조건을 만족하는 Traffic Lights System을 구현한다.3. 구현① WOONG.vhdieee라이브러리 중 ieee.std_logic_1164 참조 ... 의 architecture인 PC를 설정- 변수 선언state_type : 신호등의 상태 A,B,C,D,E,F SIGVorP_Type : SIG_V 또는 SIG_P가 1이 들어오는순간이 있으면 그 값 ... 상태값을 갖는다. cnt : CLK 상승엣지에 맞춰 숫자를 세는 변수NOW_STATE : 현재 신호등의 상태NEXT_STATE : 다음상태에 올 신호등 변화여부NEXT_STATE
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    | 리포트 | 8페이지 | 2,500원 | 등록일 2020.09.09 | 수정일 2020.12.10
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  • 자료 표지
    ps2통신 키보드 VHDL, ps2 keyboard vhdl
    _logic_vector(7 downto 0);signal start_d : std_logic;signal flag : std_logic;beginnRst 신호(리셋) 0일 경우 카운트수 ... 경우에 한하여 데이터를 송신할 수 있다. 클록신호는 유효데이터를 지시하기 위한 동기신호의 개념이다.●키보드에서 키가 눌려지면, 키보드 내부의 원칩 컨트롤러가 DATA(SCAN ... 는 것을 인식 할 수가 있다.1. D가 눌렸을 때,▶CLK(클락)신호가 falling edge일 때 유효데이터 값이고,▶D는 23의 data값을 갖는데, 이는 16진수 값
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    | 리포트 | 16페이지 | 1,000원 | 등록일 2018.12.01
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  • 자료 표지
    디시설 - 전가산기, 전감산기 설계
    된다.signal에는 두 종류가 있는데, 입출력 port로 선언하는 방법과 내부 신호 signal로 선언하는 방법이다. 입출력 port signal인 경우 entity 내에 port로 선언 ... 해 입출력 신호를 정의하며, 그 외의 signal 선언은 architecture와 begin 사이에 넣는다.위에서 작성한 10행, 12행 코드에서 k는 표준논리 데이터 타입 3비트 ... (std_logic_vector(2 downto 0))를 가진 signal로 선언된 것이다. 그 후 3비트로 선언된 signal k에 입력으로 들어오는 3비트 x, y, z를 각각
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    | 리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20
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  • 자료 표지
    실험레포트 - (예비) 반파 및 전파정류회로
    } int _{0} ^{pi } {V _{m} sin omega td( omega t)} `=`0.636V _{m}교류전압의 최대값이 임계전압보다 클 경우에는 다이오드의 임계전압 ... 을 무시하는데 정현파 신호의 최대값이 임계전압보다 크지 않을 경우에는 다이오드의 임계전압을 무시할 수 없다. 다이오드에 역방향으로 전압이 인가되면 최대 역전압과 제너 항복전압을 고려 ... 해야한다. 다이오드 정류기 회로에서 요구되는 역전압값은 인가된 정현파 신호의 최대전압보다 훨씬 커야 다이오드가 안전하다.3, 실험순서(1) 임계전압각 다이오드의 번호 할당, DMM
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    | 리포트 | 3페이지 | 1,500원 | 등록일 2020.10.30
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  • 자료 표지
    통신실험 예비 12
    ection은 binary data인 TD을 입력받으며, Modulator는 TD에 FSK 신호를 이용해 전송하게 되고, 이렇게 전송된 신호는 Transmitted Carrier ... 103 표준을 안다.4. 실험 예상이번 실험에서는 FSK 신호의 실질적인 송수신을 확인한다. 우선 기본적인 Modulation Demodulation구조에서 digital s
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    | 리포트 | 9페이지 | 1,000원 | 등록일 2018.09.15
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  • 자료 표지
    VLSI Project-보고서-택시미터기
    lk 입력reset : 리셋신호 입력more_in : 할증/비할증 신호 입력out_LED,money : 카운트/요금 출력? clk 분주 모듈 ( clk 분주 + 분주된 clk선택 ... 출력/입력된 clk은 27MHz, 분주된 clk은 각각 10,100,200,500ms, 1s/inst신호가 1일 때 clk이 작동)clk_in, in_inst: 27MHz입력, 동작 ... 명력 입력select_clk : clk 선택 입력clk_out: 선택된 clk 출력bin_to_bcd_14bit, FND 디코더 추가input : 14bit 신호 입력FND_u
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    | 리포트 | 11페이지 | 2,000원 | 등록일 2018.11.18
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  • 판매자 표지 자료 표지
    전자회로 실험 보고서[교류전압]
    - Schematics를 사용하고 회로를 그릴 수 있다.- Vpulse 기능을 이용해 삼각파와 사각파를 그릴 수 있다.3. PSpice 시뮬레이션 및 고찰(가) 함수발생기를 이용하여 다음 신호 ... =0.1, TD=0, TR=0.025s, TF=0.025s, PW=1ns(거의0), Per=0.05sPrint step: 0.005s Final Time: 0.5s(c-1) V1=0 ... .1, V2=-0.1, TD=0, TR=0.0005s, TF=0.0005s, PW=0.02s, Per=0.05sPrint step: 0.005s Final Time: 0.5s(3
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    | 리포트 | 4페이지 | 1,000원 | 등록일 2018.06.12
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  • 자료 표지
    서울시립대학교 전전설2 2주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)
    와 같이 기능을 하는데, 디지털 회로에서 클럭 신호에 맞추어 신호 처리를 하는 동기 저리를 위해 사용한다. 클럭은 순차회로의 filp-flop에서 반드시 필요하다.- Reset ... -prk "https://forums.xilinx.com/t5/Welcome-Join/What-does-quot-Logic-Cell-quot-mean/td-p/379153" https ... ://forums.xilinx.com/t5/Welcome-Join/What-does-quot-Logic-Cell-quot-mean/td-p/379153- Hyperlink
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    | 리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.10.24
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  • 자료 표지
    아날로그및디지털회로설계실습 실습6(위상 제어 루프(PLL))예비보고서
    다수6-3. 설계실습 계획서6-3-1 위상제어루프의 용도이론부의 위상 제어 루프를 이해하여 요약, 설명하고 실제 사용되는 분야에 대해서 서술한다.VCO의 출력 위상을 입력 신호 ... 가 주기적으로 변하는 모양이 될 것이다.VCO의 출력과 기준 신호가 위상 검출기에 인가되면 위상 차이에 해당되는 파형이 loop filter에 인가되고, loop filter ... 는 저대역 통과 필터이므로 위상 검출기의 평균 전압만을 발진기의 입력으로 되돌리게 된다.발진기의 출력과 기준 파형의 주파수가 다르다면 두 신호의 위상이 다르게 되므로 위상 검출기
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2020.09.24
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  • 자료 표지
    RC회로의 시뮬레이션
    를 만들기 위한 전압소스로 V1, V2, TD, TR, TF, PW, PER를 설정해줄 수 있다. V1, V2는 신호의 최소, 최대 전압을 의미하고 TR은 V1에서 V2로 상승 ... 하는 시간, TF는 V2에서 V1으로 하강하는 시간을 의미한다. 또한 PER은 주기를 뜻하고, TD는 Time Delay을 말한다. Time Delay는 stmulation이 시작 ... 하여 교류신호를 이해할 수 있다.2. 실험절차 2V1을 10 V{} _{P-P}, 10kHz의 구형파가 되도록 하라. TR과 TF를 적절한 값으로 선택하라. Time Domain
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    | 리포트 | 8페이지 | 1,000원 | 등록일 2019.07.19
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  • 자료 표지
    정신간호학 CASE STUDY(사례연구 보고서) 조현병 (Schizophrenia) A+ 간호진단 5개 간호과정 5개
    다해가 나타난다. 전구증상기의 후반에는 지각 이상, 관계망상, 의심, 사고의 왜곡 등의 양성증상이 나타나며, 이는 정신증의 발병이 임박했음을 알리는 신호이다. 전구증상기의 기간 ... pseudoparkinsonism이 있다.자발성 운동이상증 Tardive Dyskinesia(TD 또는 TDK): 장기 치료 시 환자의 10%에서 나타나며, 약물이 중단된 후에 지속되기도 한다. TD ... 는 TD는 씹고, 삼키고, 말하는 것 등을 어렵게 한다. TD가 진행되면 손가락, 발가락, 목, 몸통, 하복부 등에도 유사한 움직임이 나타나지만 TD의 치료방법은 없다.기립성 저혈압
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    | 리포트 | 23페이지 | 2,000원 | 등록일 2020.04.17 | 수정일 2020.04.20
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  • 자료 표지
    10, 16진 카운터 설계 vhdl 5-6-7카운터 포함
    결과를 예상해보면 출력 신호가 입력 신호보다 약간 밀려서 출력될 것임을 예상할 수 있다. D-Flip Flop의 회로도와 진리표는 다음과 같다.코드 및 설명출력 결과16진 카운터 ... 는 2진카운터, 10진 카운터, 16진 카운터만을 알고 있었는데 코드를 작성함에 따라 원하는 값 만을 출력할 수 있도록 작성할 수 있음을 알 수 있었다. 이전의 실습에서는 std
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    | 리포트 | 10페이지 | 1,500원 | 등록일 2020.10.05
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  • 자료 표지
    논리회로설계실습-비교기-MUX-ALU-결과보고서
    논리회로설계 실험 결과보고서 #5실험 5. 조합회로 설계 - 비교기, MUX, ALU1. 실험 목표4비트 크기의 이진수 A, B와 2비트 크기의 선택 신호 S를 입력으로 받아 5 ... 을 완료우에는 출력 Subtract를 ('0' & I0) - ('0' & I1)로 표현할 수 있다.또한 각 함수와 프로시져는 std_logic_vector간의 + 및 - 연산을 수행 ... 내부에서 정의한 기능을 이용하여 ALU의 Main 소스 코드를 작성할 수 있다. 주어진 ALU는 선택신호 S[1:0]에 따라 동작을 달리한다. 따라서 Case문을 사용하여 S[1
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2018.01.10
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  • 자료 표지
    아주대 논리회로 vhdl 신호등 과제[학점 A+]
    보행자 신호등은 적색등과 녹색등으로 이루어져있으며, 녹색등 안에 숫자를 카운트할 수 있는 7-Segment 2개가 포함된 게 일반적인 신호등이다.이번 프로젝트 ... 에서는 간단하게 녹색등 하나에, 7-Segment 1개가 포함된 신호등을 제작한다.입력 1개와 출력 8개가 존재해야하며, 입력 1개는 시작을 알리는 입력으로 끝날 때까지 입력이 지속 ... (이때 녹색점화등은 지속적으로 켜져야한다). 7-Segment에 0이 Count되고 1초 후, 녹색점화등이 종료되게끔 작성한다.use IEEE.std_logic_arith
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    | 리포트 | 9페이지 | 2,000원 | 등록일 2016.05.29 | 수정일 2016.05.31
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  • 자료 표지
    응급 조치법
    목 차1. ATP/O, TD, 트랜스폰더 ----------------- 22. CM ----------------- 43. Panto/배터리 ---------------- ... ----- 2714. 주요 비상용품 및 콕크류/전자변/계전기/밸브들 위치 --- 2815. 상황별 안내 방송 멘트/기타 ------------- 301. ATP/O, TD ... 고장(양계고장시 상용만제동으로 정차) : ATOCN(100대 비상통로배전반)※ ATP고장(양계고장시 비상제동으로 정차) : ? ATPN ? ATOCN※ TD고장(양계고장시 비상제동
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    | 리포트 | 33페이지 | 5,000원 | 등록일 2018.11.22
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    VHDL 디지털 시계
    하도록 한다. EDA_Lab3000 실습 키트를 가지고 디지털시계의 동작을 확인하도록 한다. 이 디지털 시계는 stopwatch의 입력 신호인 1/100 sec 신호를 1sec 신호 ... 적으로 차이가 나는 곳은 제어 회로 블록일 것이다. 이는 stopwatch는 start 신호와 함께 ‘0’부터 시작해야 하나, 시계는 현재의 시간을 사용자가 직접조정이 가능해야 하는 시간 ... circuits이 블록은 1 sec, 0.01 sec, 1ms 신호를 발생하는 회로로 디지털시계의 시간 기준 신호를 발생시키는 회로이다. 1sec는 시계를 위한 기본 시간 신호이고
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    | 리포트 | 21페이지 | 2,000원 | 등록일 2015.10.16
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  • 판매자 표지 자료 표지
    4차선 신호등 제어기 설계를 위한 VHDL 코드 및 결과보고서
    -신호등의 적색등을 나타내고 동, 서, 남, 북 네 가지 방향을 나타낸다.yellow : out std_logic_vector(3 downto 0);green : out std ... _logic_vector(3 downto 0);seg : out std_logic_vector(6 downto 0));--신호등의 색깔을 7-segment에 나타내기 위한 것이다.end ... 0;--신호등의 진행 방향(동, 서, 남, 북)을 나타내는 변수이다.signal rotate: std_logic;--신호등의 한쪽 방향의 진행이 완료된 것을 나타내는 변수이
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    | 리포트 | 12페이지 | 10,000원 | 등록일 2015.06.23 | 수정일 2015.09.07
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  • 자료 표지
    논리회로설계실험 FND(Flexible Numeric Display)제어 7 segments
    ;entity seg isport (clk_4M : in std_logic; -- 클럭, 리셋신호, 세그먼트 지정용 출력신호, 숫자 카운트용 버퍼 신호를 각각 선언rstb : in std ... Lec #8. FND(Flexible Numeric Display) 제어- 7 segments -1. 실험 내용1) 7개의 조각으로 나뉘어진 LED에 입력신호에 따라 숫자나 간단 ... *************0002110110131111001401100115101101161011111711100108111111191111011('1'-ON,'0'-OFF)3) segment제어를 위한 출력 신호(A~G)가 모두 공통으로 연결
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,500원 | 등록일 2015.07.07
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2025년 12월 10일 수요일
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