"논리회로 설계 실험"의 검색결과 입니다.

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"논리회로 설계 실험" 검색결과 61-80 / 2,393건

01-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #1 기본게이트 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A ... 반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1. 기본 게이트 설계1. 실험 목표VHDL의 기본개념 ... 를 지닌 동작적 모델링이다. 따라서 동작적 모델링으로만 회로를 설계하면 회로의 효율성이 떨어지는 일이 발생할 수 있을 것이다.- 자료 흐름 모델링 : 상위 추상레벨을 갖는 동작

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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06 논리회로설계실험 예비보고서(순차회로)

논리회로설계 실험 예비보고서 #6실험 6. 순차회로 설계1. 실험 목표래치와 플립플롭에 대해 이해한다. 각 각 어떤 종류의 래치와 플립플롭이 있는지 알아본다.JK 플립플롭 ... 및 귀환 요소가 있어 플립플롭과 유사하지만 clock 입력이 없어 비동기식 순서논리회로이다.종류는 S-R래치와 D래치가 있다.- SR 래치S(set) 및 R(reset)으로 된 ... ) 특성표JKQ(T)Q(T+1)*************1101001101111011110(3) 상태도(4) 논리기호(5) NOR 게이트를 이용한 JK FF 회로도 (펜으로 그릴 것

리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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06 논리회로설계실험 결과보고서(순차회로)

논리회로설계 실험 결과보고서 #6실험 6. 순차회로 설계1. 실험 목표JK 플립플롭을 VHDL을 이용해 설계해본다.레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터 ... 를 설계해본다.2. 실험 결과실험 1. JK 플립플롭 VHDL 코딩(1) JK FF 진리표JKQ(T+1)00Q(t)01010111Q’(t)(2) 설계 내용1) 소스 코드2) 테스트 벤치 ... 되도록 하였다.wave form 확인 결과 설계된 JK 플립플롭이 정상 작동 함을 확인 할 수 있다.PR값이 주어지기 전 까지는 Q와 Q_bar 값이 아무 값도 갖지 않는다.실험

리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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아주대학교 논리회로 실험 설계 예비보고서

논리회로 실험설계설계주제:스톱워치목차1. 설계 목표2. 동작 조건3. 동작 설명 및 알고리즘4. 1차 설계 및 분석(1) Clock dividing part(2) 7-s ... ) 총 설계 회로5. 예상 결과 & 미작동 시 대처1. 설계 목표- FPGA를 사용하여 자유 주제로서 스톱워치를 설계한다.(기본의 심화 과제인 start/stop의 기능과 up ... 이 멈춘다.3. 동작 설명 및 알고리즘FPGA를 이용하여 stopwatch를 설계한다. Clock은 50Mhz를 사용한다. 이 clock signal을 divde하여 스톱워치에 사용할 수

리포트 | 10페이지 | 2,000원 | 등록일 2016.06.14

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아주대 논리회로실험 설계 프로젝트 결과보고서

power control Part]로 총 5개로 표현하였다. 이론적으로 설계를 한 이 회로에 문제가 있는지는 컴파일을 통해서 확인을 할 수 있었다. 우선 실험에 있어서 어려움이 있 ... [설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1. 기능 설명- 보드 ... 를 받으면 현재 상태에서 99999까지 남은 숫자를 down-counting으로 전환한다.- 동작 중 key0 신호를 받으면 현재 상태에서 정지한다.2. Part별 설계 회로 분석

리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

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04-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #4 디코더 엔코더 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 ... : A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 1논리회로설계 실험 예비보고서 #4실험 1. 디코더 엔코더 설계1. 실험 목표2 bit ... 의 코드를 받아서 N bit의 2진 코드로 해독하는 디코더와 N bit의 2진 코드를 받아 2 bit로 부호화 하는 회로를 VHDL을 이용하여 설계할 수 있다.2. 예비 이론(1

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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05-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #5 조합회로 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 ... 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 8논리회로설계 실험 예비보고서 #5실험 1. 조합회로 설계1. 실험 목표2 bit의 코드를 받 ... 아서 N bit의 2진 코드로 해독하는 디코더와 N bit의 2진 코드를 받아 2 bit로 부호화 하는 회로를 VHDL을 이용하여 설계할 수 있다.2. 예비 이론(1) 1비트 비교기-

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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10-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #10 순차회로 설계_FSM (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 ... : A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 5. 6논리회로설계 실험 예비보고서 #10실험 10. 순차회로 설계_FSM1. 실험 목표순차 ... 에 입력의 노이즈가 출력에 전달되지 않는다.- - 기존 밀리 머신에서 디코더를 가진 조합논리회로는 스파크성 잡음을 가지게 되므로 디코더 백엔드 부분에 레지스터를 붙혀 잡음을 제거

리포트 | 6페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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09-논리회로설계실험-예비보고서

과 목 : 논리회로설계실험과 제 명 : #9 순차회로 설계_카운터 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 ... : A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 29논리회로설계 실험 예비보고서 #9실험 9. 순차회로 설계_카운터1. 실험 목표순차회로 ... 에 비해 로직게이트가 더 필요하고 설계가 복잡해진다지연시간의 중첩 때문에 규모가 커질수록 느려짐복잡한 시스템에서 의도치 않은 risk가 발생3. 실험 내용- 실험 1.(1) 4비트 비

리포트 | 8페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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02 논리회로설계실험 예비보고서

논리회로설계 실험 예비보고서 #2실험 2. 반가산기와 전가산기 설계1. 실험 목표VHDL을 이용하여 반가산기와 전가산기를 동작적 모델링과 자료 흐름 모델링으로 설계한다.그리고 ... , 각 가산기의 논리회로를 그려본다.2. 예비 이론(1) 반가산기Half adder, 반가산기는 사칙 연산을 수행하는 기본 회로이며, 2진수 한 자리를 나타내는 2개의 수를 입력 ... 하여 합(SUM)과 자리올림 수(Carry)를 구해주는 덧셈 회로로서, 컴퓨터 내부에서 가장 기본적인 계산을 수행하는 회로이다.1bit의 2진수 2개를 연산할 때, 입력 변수의 내용

리포트 | 6페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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03 논리회로설계실험 예비보고서

논리회로설계 실험 예비보고서 #3실험 3. 병렬가산기 설계1. 실험 목표Signal 과 Variable, Constant의 차이를 이해하고 이진화 십진법과 그 덧셈에 대해 ... 알아본다.병렬가산기에 대해 이해하고, 직접 8비트 병렬가산기를 그려본다.VHDL을 이용하여 병렬가산기를 설계해본다.2. 예비 이론(1) Signal, Variable, Constant

리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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논리회로설계실험 프로젝트 8Bit 계산기

논리회로설계 설계 보고서 #11. 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.8bit 덧셈기를 구현하고 결과를 7 s ... egment로 출력하는 회로를 설계하는 것이 이번 설계의 목표이다.설계된 회로로 수행할 덧셈은 다음과 같다.1) 93 + 772) 27 + 643) 51 + 984) 43 + 325 ... 를 7 segment로 출력하는 회로를 설계하는 것이었다. 우리는 이 목표를 수행하기 위하여 우선 BCD 계산기와 7 segment를 VHDL을 이용하여 설계하고, 각 회로를 sc

리포트 | 11페이지 | 2,000원 | 등록일 2015.04.17

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성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic 및 소스코드 첨부합니다.modelsim 상에서 VHDL파일로 실행가능합니다.

리포트 | 1,000원 | 등록일 2017.05.23

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논리회로설계실험 메모리 설계

1.VHDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity

리포트 | 3페이지 | 3,000원 | 등록일 2010.12.22

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08 논리회로설계실험 결과보고서(카운터)

논리회로설계 실험 결과보고서 #8실험 8. 카운터 설계1. 실험 목표VHDL을 이용하여 카운터를 설계한다.설계한 카운터를 이용하여 RoV-Lab3000의 led와 7segment ... 실험을 하기 전 작성했던 예비보고서에서 설계했던 존슨카운터를 응용하여 설계하였다.실험의 목표는 클락 주파수가 2Hz인 회로이다. 이를 위해 첫 번째 process 문에서 클락 ... 가 정해진 동작을 수행하도록 한다.2. 실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번

리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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논리회로설계실험 ALU & multiplier (결과보고서)

에 실험에서 설계할 때 사용해보았던 것들을 다양하게 활용해보았던 점에 있어서 큰 의의가 있다고 생각한다. 먼저 ALU는 if와 case문을 활용하여 회로를 설계하게 되는데 ALU ... 논리 연산 장치(기구).[네이버 지식백과] ALU [Arithmetic and Logic Unit] (용어해설)이번 실험에서는 산술연산, 논리연산, 시프트연산을 수행하는 8비트 ... 의 값에 따라 입력데이터 A, B, Cin의 연산이 결정되게 된다. 각 자리마다 어떠한 연산을 할지 정하게 되는데 이번에 설계할 8비트 ALU 회로는 산술연산 (덧셈, 뺄셈, 증가

리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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논리회로설계실험 FSM moore LCD (결과보고서)

고 현재의 상태만으로 규정된다.[네이버 지식백과] 무어 순서 기계 [Moore sequential machine, -順序機械] (IT용어사전, 한국정보통신기술협회)>>설계한 회로이 ... 번에 설계한 회로는 moore machine을 기반으로 한 출력값을 LCD로 출력을 하는 것이다.그러기 위해서 moore machine의 원리를 알고 입력받은 것을 조건문에 맞 ... 한 기계. 현재의 컴퓨터는 이 유한 상태 기계에 속한다.②유한 개의 상태와 이런 상태들 간의 변환으로 구성된 계산 모형.③동기 순차 회로를 기술하는 추상화 모델. 입력에 의해 상태

리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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논리회로설계실험 프로젝트 7 segment 스탑워치

논리회로설계 설계 보고서 #21. 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.7segment에 표시되는 스탑워치를 설계 ... 는 규칙이기 때문에, 이 규칙에 맞는 조건을 이용하여 회로를 설계해야한다.BCD 코드의 특성상 비트 4자리가 0~9 만을 나타낼 수 있기 때문에 입력 시에는 10 이상의 수를 4 ... debouncingSchematic● ex1 => debouncing 회로● clock => stopwatch 몸체2) 핀 할당(2) 설계 방법1) Stopwatch스탑워치 코드

리포트 | 15페이지 | 3,000원 | 등록일 2015.04.17 | 수정일 2016.03.26

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성균관대 논리회로 설계실험 VHDL을 이용한 4bit Full adder 입니다.

1)4bit Full_adder의 schematic을 그리시오. a=”0101” , b=”1001”, c_in = ‘0’ 에 대해서 각각의 bit에서의 s와 most bit 에서의 c_out을 schematic에 표현하시오. (스캔 첨부 가능)1.Full_adder..

리포트 | 2페이지 | 1,000원 | 등록일 2017.05.23

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09 논리회로설계실험 예비보고서(fsm)

논리회로설계 실험 예비보고서 #9실험 9. FSM1. 실험 목표FSM의 개념에 대해 이해하고 Mealy machine과 Moore machine의 차이에 대해 알아본다.회로 ... 한다. 만약 키가 눌린다면 키를 처리하고, 키가 떨어질 때 까지 계속 기다린다.3. 실험 내용- 실험 1. 무어 머신을 이용한 커피 자판기 설계(1) 자판기 상태 다이아그램(2) 상태표 ... 의 정상적 동작을 방해할 수 있는 glitch와 chattering에 대해 알아보고 그 방지법에 대해 생각해본다.무어머신의 개념을 이용하여 커피자판기를 설계해본다.2. 예비 이론(1

리포트 | 6페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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