"전전설2 3주차"의 검색결과 입니다.

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EasyAI “전전설2 3주차” 관련 자료

+전전설2 3주차 실험 결과레포트등록일 2021.11.30 | 총 11,860자 | 23페이지 | 1,000원
+시립대 전전설2 A+ 3주차 예비레포..등록일 2024.09.08 | 총 4,471자 | 24페이지 | 2,000원

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"전전설2 3주차" 검색결과 1-20 / 14,348건

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전전설2 3주차 실험 결과레포트

했을제로 Full Adder 회로를 만들어서 3개 중 2개만 눌렀을 때의 LED의 상태를 보여주는 사진이다.- LED1(Cout), LED9(S)모두 작동할 때실험 전 예측했던 대로 ... 비트로 표현한다면 4비트이고 2진수로 1001을 나타낸 것이므로 9가 된다.5’D3을 실제로 비트로 표현한다면 5비트이고 10진수로 3을 나타낸 것이므로 3이 된다.3’b01x ... 를 실제로 비트로 표현한다면 3비트이고 2진수지만 수 끝에 x가 붙어있으므로 LSB(Least Significant Bit, 최하위 비트)가 정해지지 않았으므로 정확한 숫자를 나타낼 수

리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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시립대 전전설2 A+ 3주차 예비레포트

)으로 평가되면 expression2의 값이 좌변의 변수에 할당expression1이 거짓(0)으로 평가되면 expression3의 값이 좌변의 변수에 결과 값으로 할당assign out ... 이상의 표현이 갖는 비트들을 결합한다.사용 예- A = 1’b1, B = 2’b00, C = 2’b10, D = 3’b110- Y = {B, C} -> Y = 4’b0010- Y ... 하게 된다. 1 > 2는 올바르지 않은 비교 결과이므로 거짓이다. 따라서 변수 a에는 0이 할당되어 a값은 0이 될 것이다.4) In-Lab 실습1~실습3 과제를 Verilog

리포트 | 24페이지 | 2,000원 | 등록일 2024.09.08 | 수정일 2025.04.22

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시립대 전전설2 Velilog 결과리포트 3주차

Verilog HDL 실습 3주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... _adder (a, b, cin, s, cout); 으로 순서대로 작동하며, s0, s1, s2, s3, cout을 출력한다.- 실측결과- Cout 을 6번 LED로 설정해주고 S [3 ... :0]을 1,2,3번 LED로 설정해주었다.입력입력결과CinAB01111000011110CinAB11111000000001- 리플캐리애더의 진리표와 똑같이 결과 값이 나옴을 알 수

리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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시립대 전전설2 Velilog 예비리포트 3주차

Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 문법- 참고문헌 1) 참고2) AND Gate- 출력은 논리 입력의 곱과 같음3) NAND Gate- AND 게이트와 NOT 연산을 조합한 결과3. 실험 장비 및 부품 ... (Materials of the Experiment)1) 장비노트북Xilinx ISE 프로그램HBE-Combo Ⅱ-DLD2) 부품LED실험 전 과제AND GATE시뮬레이션 결과Truth

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

, 빨간 실선 = phase)(a) Band-pass filter (L = 3.3mH) Figure 3. 실험에 사용된 RLC band pass filter>>Vs 는 Vpp = 2 ... * Breadboard* Function generator* Oscilloscope* Resistors* Capacitors * Inductor – 3.3 mH실험 설명 ... , High Z 인 sinusoidal wave (a) – (1) R_L = ∞ Ω 일때 Figure 4. R_L = ∞ Bode plot>> Figure 4 는 Figure 3

리포트 | 4페이지 | 5,000원 | 등록일 2022.03.21 | 수정일 2025.04.26

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서울시립대 전전설3 3주차 결과 보고서 Passive filter 2

3주차 결과 보고서 : Passive Filter 2000 (0000000000)Introduction :Resistor, Capacitor 및 Inductor로 구성되는 2차 ... : 3.3 mH그림 2. RLC band stop filter실험 2의 RLC band stop filter는 그림 2과 같이 구현하였으며, 사용된 소자의 값은 아래와 같 ... 다.Resistor(R) : 1036 ΩResistor(RL) :Capacitor :Inductor : 3.3 mHFunction generator는 2Vp-p인 sine wave로 세팅

시험자료 | 6페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 11주차 결과 보고서 MOSFET 2

11주차 결과 보고서 : MOSFET(2)000 (0000000000)Introduction :본 실험에서는 MOSFET의 small-signal model을 이해하고, 이 ... Capacitor : 10 μFNMOS : 2N7000그림 3. Source resistor를 포함하는 CS amplifier실험 3의 회로는 그림 3과 같이 구현하였으며, 사용 ... 의 추정값을 계산하세요(2)식 2에 의해 이다.6) 식 (3)과 위의 추정치들을 이용하여, transconductance parameter kn의 추정값을 얻으세요.(3)2)의 측정

시험자료 | 8페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 5주차 결과 보고서 Op-amp 2

를 사용하기 때문에, 이를 참고하여 실험을 계획하세요.2) 실험 2 : Slew-rate limitation3) 실험 3 : DC imperfection (Input offset ... 를 구성하세요.b) 먼저 R2 = 10 kΩ로 하여 회로를 구성하세요. 그리고 f = 100 Hz, 0.2 Vp−p인 sine wave를 입력전압 vin으로 인가하고, 이 때 ... 의 출력 전압 vout의 크기를 측정하세요. 이를 이용하여 |Vout(j(2π ×100))/Vin(j(2π × 100))|를 계산하세요. (이 값을 전체 회로의 DC gain A0,CL

시험자료 | 7페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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[서울시립대] 전전설3 전자전기컴퓨터설계실험3 9주차 MOSFET2 (결과레포트+LTspice 파일)

"[서울시립대] 전전설3 전자전기컴퓨터설계실험3 9주차 MOSFET2 (결과레포트+LTspice 파일)"에 대한 내용입니다.

리포트 | 6페이지 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.13

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[서울시립대] 전전설3 전자전기컴퓨터설계실험3 12주차 BJT2 (결과레포트+LTspice 파일)

"[서울시립대] 전전설3 전자전기컴퓨터설계실험3 12주차 BJT2 (결과레포트+LTspice 파일)"에 대한 내용입니다.

리포트 | 8페이지 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.13

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[서울시립대] 전전설3 전자전기컴퓨터설계실험3 2주차 RLC Circuit (결과레포트+LTspice 파일)

"[서울시립대] 전전설3 전자전기컴퓨터설계실험3 2주차 RLC Circuit (결과레포트+LTspice 파일)"에 대한 내용입니다.

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[서울시립대] 전전설3 전자전기컴퓨터설계실험3 4주차 OP-AMP2 (결과레포트+LTspice 파일)

"[서울시립대] 전전설3 전자전기컴퓨터설계실험3 4주차 OP-AMP2 (결과레포트+LTspice 파일)"에 대한 내용입니다.

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서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

Hex40100(3) Verilog 에서 wire 형과 reg 형의 차이점을 조사하시오. HYPERLINK \l "주석2"[2]우선 wire과 reg의 차이를 보이기 전 ... 을 조사하시오a = (3 == 4)a = (3 != 4)a = (1 > 2)시뮬레이션을 활용해 결과값을 구해보았다.우선 첫 번째 ‘==’는 앞과 뒤의 값이 일치하면 1, 아니면 0 ... 하시오. (입력 : button SW, 출력 : LED)(2) Lab 2- Gate Primitive 를 이용하여 2-input AND 게이트 설계를 진행하시오.(3) Lab 3

리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

of Lab 2.‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 16다. Results of Lab 3 ... . HYPERLINK \l "주석2"[2]우선 wire과 reg의 차이를 보이기 전에 blocking과 non-blocking에 대해서 알아보자.첫 번째 경우는 수행이 blocking ... 부호이다. 3 != 4는 앞과 뒤가 다르므로 1을 출력하였다.세 번째, ‘>’는 앞의 값이 뒤의 값보다 큰 경우 1, 아닌 경우 0을 출력하는 논리 부호이다. 1 > 2는 앞

리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 3주차 예비+결과(코드포함) Verilog HDL

code를 활용하여 작동을 확인한다.나.이론적배경-Verilog HDL 어휘 규칙1.여백(white space)⇨빈칸(space), 탭(tab), 줄바꿈으로 나타내며 어휘 토큰 ... 들을 분리하기 위해 사용되는 경우를 제외하고는 무시한다. 공백(blank)과 탭은 문자열에서 의미 있게 취급한다.2.주석(comment)⇨HDL 소스코드의 설명을 위해 사용 ... 되며, 컴파일과정에서 무시된다. 단일 라인 주석문은 //로 시작되어 해당 라인의 끝까지이다. 블록 주석문은 /* */로 표시한다. 블록 주석문은 내포(nested)될 수 없다.3.식별자

리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

(out1, a, b)nand(out2, a, b)orU3(out3, a, b, c)norU4(out4, a, b)xorU5(out5, c, b, a)xnorU6(out6, a, b ... , c_in); / and (c2, s1, c_in); / or (c_out, c2, c1);(3) behavioral modeling시뮬레이션을 위해 always, initial등 ... 나타나는지 조사하시오.4’b1001 : 4비트 2진수 10015’D3 : 5비트의 부호가 있는 10진수 3을 의미 000113’b01x : 3비트 2진수 01x (x는 알 수 없

리포트 | 17페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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서울시립대학교 전전설3 2주차 결과레포트(설계 성공적, A+, 코로나로 인한 시뮬레이션 실험, 이론 주석 깔끔)

[2-2] ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 96) 실험 [2-3 ... 를 통해 다음과 같은 식을 구할 수 있다.(3) 2차 회로 (Second-order Circuit) HYPERLINK \l "주석3"[3] 병렬 및 직렬 RLC 회로의 (a)에서 병렬 ... (oscilloscope)[3-2] 실험에 필요한 소자 목록을 작성하시오.저항(Resistor), 축전기(capacitor), 코일(inductor)3. Results of this

리포트 | 11페이지 | 1,500원 | 등록일 2021.03.20

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(완전 세세한 정리, 끝판왕) 시립대 전전설2, 3주차, Lab03, Introduction to Verilog HDL, 자세한 설명, 결과레포트

을 갖는 동일한 결과를 확인할 수 있었다.(3) combo box를 통한 동작 결과①②③4bit xor gate pin설정a0a1a2a3핀 설정값P36P37P35P34실제 핀Bus ... 스위치4Bus 스위치3Bus 스위치2Bus 스위치1b0b1b2b3핀 설정값P42P43P39P40실제 핀Bus 스위치8Bus 스위치7Bus 스위치6Bus 스위치5out0out1out ... 2out3핀 설정값P199P197P194P190실제 핀LED 12LED 11LED 10LED 9입력 a, b이고 콤보 박스에서는 bus sw1~sw8을 통해 값을 입력한다. 출력

리포트 | 15페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 9주차 결과레포트+실험자료 - Various Diode Applications

하였다. II.3.B.Exper. 3-2) Back-and-Back Configuration LimiterFigure 3의 회로에서 동일한 diode를 반대의 극성으로 병렬 연결해주 ... 었다. II.3.C.Exper. 3-3) Limiter with Additional DC SourcesFigure 3의 회로에서 다음과 같이 별도의 DC voltage source를 연결해주었다. ... RegulationFigure 1의 회로에서 R_L=1k,10k,100k,1M Ω으로 변화시키면서 FG를 제거하고 12V의 DC signal을 인가하였다.Exper. 2

리포트 | 7페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 11주차 예비레포트+LTSpice회로 - CS Amplifier Characteristics

bypass capacitor를 포함하는 것 – 에 대하여 시뮬레이션과 회로 실험을 통해 performance parameter들을 측정하고자 한다.I.2.Purposes of ... haracteristic을 분석하는 방법이다.II.2.CS Amp[Common-Source Amplifier]참고문헌 [2]에 따르면 gate와 drain을 통해 신호가 입력되고 출력되는 회로 ... 를 점검할 수 있다. IV.2. The linkage between experiment & Post-lab report주파수를 변경시키며 회로의 magnitude response를 부분적으로 가늠해보고, R_D의 값을 변경함으로써 회로의 동작에 대한 직관을 학습한다.

리포트 | 5페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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