[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 3주차 예비+결과(코드포함) Verilog HDL

소개글

"[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 3주차 예비+결과(코드포함) Verilog HDL"에 대한 내용입니다.

목차

가. 실험목표

나. 이론적배경
1. Verilog HDL 어휘 규칙
2. 테스트벤치 모듈

다. Simulation
1. 1-bit Full Adder with primitive modeling method
2. 1-bit Full Adder with behavioral modeling method
3. 4-bits Full Adder with instancing four 1-bit-Full-Adder
4. 4-bits Full Adder with behavioral modeling method

라. 결론

마. 참고문헌

본문내용

가. 실험목표
- Verilog HDL 문법을 익혀 이를 활용한다.
- Primitive Modeling, Behavioral Modeling 방법으로 회로를 설계하고 Testbench code를 활용하여 작동을 확인한다.

나. 이론적배경
- Verilog HDL 어휘 규칙
1. 여백(white space)
⇨ 빈칸(space), 탭(tab), 줄바꿈으로 나타내며 어휘 토큰들을 분리하기 위해 사용되는 경우를 제외하고는 무시한다. 공백(blank)과 탭은 문자열에서 의미 있게 취급한다.
2. 주석(comment)
⇨ HDL 소스코드의 설명을 위해 사용되며, 컴파일과정에서 무시된다. 단일 라인 주석문은 //로 시작되어 해당 라인의 끝까지이다. 블록 주석문은 /* */로 표시한다. 블록 주석문은 내포(nested)될 수 없다.
3. 식별자(identifier)
⇨ 객체에 고유의 이름을 지정하기 위해 사용한다. 대소문자를 구별하여 인식하며 가독성을 위해 밑줄 사용이 가능하다. 단순 식별자란 일련의 문자, 숫자, 기호 $, 밑줄 등으로 구성되고, 첫번째 문자는 숫자나 기호 $ 사용 불가, 문자 또는 밑줄만 사용한다. 확장 식별자(escaped identifier)란 \ (back slash)로 시작되며, 여백(빈칸, 탭, 줄바꿈) 등으로 끝나며 프린트 가능한 ASCII 문자들을 식별자에 포함시키는 수단을 제공한다.
- 테스트벤치 모듈
⇨ HDL 모델을 시뮬레이션하기 위한 Verilog 모듈이다. DUT에 인가될 시뮬레이션 입력(stimulus)을 생성하는 구문이자, 시뮬레이션 대상이 되는 모듈(Design Under Test; DUT)의 인스턴스이다. 시뮬레이션 입력에 대한 DUT의 반응(response)을 관찰한다.

다. Simulation
1. 1-bit Full Adder with primitive modeling method
우선 아래와 같은 코드로 primitive modeling을 통해 1-bit full adder를 구현하였다.

참고 자료

전전컴실험II_-_4주차 (서울시립대학교)
Verilog [13] Verilog module,
https://blog.naver.com/tlsrka649/221810127510, (네이버블로그)
Verilog [16] Verilog 지정 할당 – wire와 reg/Flip-Flop modeling,
https://blog.naver.com/tlsrka649/221812697411, (네이버블로그)

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