[전자회로 실험 ] 예비실험1 - 연산증폭기 특성

소개

[전자회로 실험 ] [예비] 실험1 - 연산증폭기 특성.hwp

목차

<실험 simulation>


연산 증폭기의 이득

연산 증폭기의 이득
비반전 증폭기
반전 가산기
두 개의 1.5V 건전지를 사용하여 출력전압이 -4.5가 되도록 회로 구성
두 개의 1.5V 입력을 써서 출력 전압 1.5V가 되도록 하는 가산기 회로 구성
반전 연산 증폭기의 무왜곡 이득상에 실질적인 제한이 있는지의 여부 확인
출력 옵셋 전압
슬루율
고찰

본문내용

비반전 증폭기
위 실험은 비반전 연산기의 gain(이득)을 구하는 실험이다. 의 저항을 10kΩ으로 두고 의 저항을 변화시켜 출력 전압의 크기를 측정하고 위상을 확인하였다. (입력 전압과의 비를 통해 gain을 수 있다). 실험을 통해 확 인해 본 결과

그림 V와 의 관계 (가로V 세로Ω)

그림 V와 1/의 관계 (가로V 세로S)

그림 1,2에서와 같이 V와 의 관계는 반비례함을 확인 할 수 있고 (1/에 비례), 이는 반전 즉폭기의 gain에 대한 이론적 식()에 일치 하는 결과이다.
여기서 이론 적으로라면 에 3333Ω을 연결했을 때 12V로 증폭 되여야 하나 8.7V (9V)이상은 증폭되지 않았다 이는 외부에서 걸어주는 전압이상으로 증폭되지 못한다는 이론에 잘 맞는 결과이다.(그림2에서 확인 가능)
또한 이 실험에서는 20k, 30k와 같이 보다 큰 저항을 에 사용해도 비반전 증폭기처럼 원래 신호보다 작게 측정되지는 않는데 이는 gain에 대한 이론식에 부합된다. 또한 반전 증폭기는 위상이 반전되서 증폭되었으나 비반전증폭기는 아래 그림에서 확인할 수 있듯이 위상의 반전이 없었다.
아래는 pspice에서 simulation한 회로도와 결과의 캡쳐 화면이다.

반전 가산기
반전가산기는 반전 증폭기에서 입력 전압과 의 단자를 두 개로 늘린 회로이다. 이는 각각의 단자에 의해서 증폭 되는 전압이 합해져서 출력 전압으로 나오게 되는데 이 때문에 반전 가산기라고 부른다. 실험 결과 각 단자 하나씩만 연결하고 출력전압을 확인해 본 결과 반전 증폭기의 역할(단 gain = 1)을 하였고 둘을 같이 연결하였을 때는 서로의 합이 출력으로 나오는 것을 아래 그림에서 확인할 수 있다. (두전원에 반대 극성을 연결해 줄 때는 상쇄되어 0V가 측정됨) 이는 출력전압에 대한 이론적인 식 을 만족한다.

아래는 pspice에서 simulation한 회로도와 결과의 캡쳐 화면이다.

참고자료

· 없음