연산증폭기 (Operational Amplifier)

소개글

실험 레포트 A 받은 레포트입니다

목차

1.실험 목표
2.실험 이론
3.실험 재료 및 장비
4.실험 방법
5.실험결과
6.결과분석및토의
7.참고문헌

본문내용

1.실험 목표
(1)연산증폭기를 이용한 특수한 증폭기 회로를 구성하고 그 원리를 이해할 수 있다.
(2)연산증폭기를 이용한 능동 필터를 구성하고 이를 RLC를 이용한 수동 필터와 비교하 여 이해할 수 있다.
(3)연산증폭기를 이용한 발진기 회로를 구성하고 그 원리를 이해할 수 있다.

2.실험 이론
(1)발진기 – 555 타이머: 비안정 멀티바이브레이터의 동작
발진기는 직류의 입력신호를 주기적 파형을 가진 출력으로 만드는 회로이다. 출력 전압은 발진기의 종류에 따라서 사인파 혹은 비사인파 일 수 있다.
그림.1
555 타이머는 그림1처럼 2개의 비교기, 한개의 플립플롭, 방전 트랜지스터, 전압 분배기를 가지고 있다. 플립플롭은 출력이 2가지 상태를 가지는 장치이다. 플릿플롭의 출력은 입력신호에 다르고 출력값은 고전압레벨(set,S), 저전압레벨(reset,R)을 가진다. 전압분배기는 비교기 전압레벨을 정하는데 사용된다. 위 그림의 회로에서3가지 저항이 다 같은값을 가지기 때문에 Upper comparator은 2/3VCC, Lower comparator은 1/3Vcc의 기준전압을 가지게 된다. 비교기의 출력은 플립플롭의 상태를 조절한다. 트리거 전압이 1/3Vcc보다 작게 된다면 플립플롭은 set의 상태가 되어 출력은 고레벨로 가게 된다. Threshold 입력은 보통 외부의 RC timing 회로에 연결되어있다. 외부 커패시터 전압이 2/3VCC를 넘어가게 되면 Upper comparator가 플립플롭을 reset으로 만들어 출력을 저전압레벨로 돌아가게 만든다. 기기의 출력이 낮아지면 discharge transistor(Qd)가 작동하고 외부 타이밍 커패시터에 빠른 방출을 위한 통로를 만들게 된다. 이런 기본 작동이 타이머가 발진기, one-shot, 시간 지연 요소로 구성되게 한다.

참고 자료

Thomas L. Floyd/Electronic Devices Conventional current version 10th edition/pearson/ pg726-727, 776, 780-781, 784, 787-788, 815, 834-842