연세대 전기전자 기초실험 9. 연산 회로 설계 실험 (결과보고서)

소개

연세대 전기전자 기초실험 9. 연산 회로 설계 실험 결과보고서 입니다.

목차

① 자리 올림 예견법(carry look ahead)의 장단점을 조사하고 위의 회로와 비교하시오.

② 4비트 덧셈기 / 뺄셈기의 최대 경로 지연을 찾아서 이것을 클록에 의해서 동작 시켰을 때의 가능한 최대 동작 주파수를 계산하시오.

③ 다른 종류의 덧셈기를 조사하여 32비트의 덧셈기를 구현할 경우에 가장 빠른 동작 속도를 나타내는 덧셈기를 구하시오.

④ MAX+PLUS II > Floorplan Editor를 통해서 FPGA의 I/O에 설계된 칩의 I/O를 할당하여 다시 컴파일 했을 때 한 번에 이루어지지 않고 에러가 발생했다면 그 원인에 대해서 토의해 보시오.

⑤ MAX+PLUS II > Timing Analyzer를 통해서 입력에 따른 출력이 생성되기까지의 지연값이 생기는 원인에 대해서 토의해 보고, 만일 클록을 사용한 동기회로를 구성한다면 최대 가능한 동작 클록 주파수를 찾아보고 그 이유를 설명하시오.

⑥ 4비트 ALU 4개를 사용하여 16비트 ALU를 구성하고 4비트 ALU의 Timing Analyzer의 결과값을 토대로 입력에 따른 출력이 나오기까지의 지연값에 대해서 토의해 보시오.

▶▶ 실험 토의

본문내용

① 자리 올림 예견법(carry look ahead)의 장단점을 조사하고 위의 회로와 비교하시오.
병렬 덧셈기에서는 캐리의 전파 시간을 단축시키는 방법이 많은데 가장 광범위하게 사용되는 기법은 캐리 예측(Carry look ahead)의 원리를 이용하는 것이다. 캐리 예측 가산기에서 가장 중요한 신호는 캐리 생성 신호()와 캐리 전달 신호()이다. 2개의 새로운 2진식 변수를 정의하면 다음과 같다.


출력의 합과 캐리는 다음과 같이 표시할 수 있다.


는 캐리 생성(carry generate)이라 하며, 두 입력 오퍼랜드 와 가 모두 1일 때는 입력 캐리 와 관계없이 출력 캐리를 만든다. 는 캐리 전파(carry propagate)라고 하는데, 에서 로의 캐리의 전파와 관련된 항이기 때문이다. 식 는 재귀 함수의 형태로 되어 있기 때문에 이를 계속해서 적용하면 모든 캐리를 동시에 계산할 수 있다. 캐리 예측 가산기에서는 입력 오퍼랜드가 결정되면 입력에 의해 결정된 , 를 이용하여 모든 캐리를 동시에 계산할 수 있다. 그러므로 입력 오퍼랜드를 이용하여 빠른 시간에 덧셈의 결과를 얻을 수 있다는 장점이 있다. 그러나 입력 오퍼랜드의 비트 수가 커질 경우에는 하나의 신호가 사용되는 로직이 많아지거나 캐리를 계산하기 위한 로직이 복잡해지므로 많은 수의 비트에는 적용되지 않는다. 예를 들어서 32비트 가산기를 모두 캐리 예측 로직을 이용할 경우에는 는 32개의 로직에 사용되며, 와 같은 아주 복잡한 로직을 구현해야 한다. 그러므로 일반적으로는 4비트 정도의 단위로 캐리 예측 로직을 사용하며 4비트 단위로는 다른 가산기 형태를 구현하게 된다. 따라서 위의 회로(4비트 ALU)와 비교해 보았을 때 캐리 예측 가산기는 더 빠른 가산을 지원하나 입력 값이 점점 커질 경우에는 로직이 복잡해져 구현하기 어렵다는 단점이 있다.

참고자료

· 없음