아날로그및디지털회로설계실습 결과보고서6

목차

1. 서론
2. 설계실습 결과
3. 결론 및 검토사항

본문내용

요약:
6-4-1) PLL 회로를 회로도와 같이 설계하고 측정 5Vpp, 5kHz의 입력파형을 넣어준 결과, 5.6Vpp, 12.423kHz를 가지는 출력파형이 나온다.
6-4-2) 10nF 커패시터를 사용했을 때 동작주파수는 15kHz~23kHz, 100nF 커패시터를 사용했을 때 동작주파수는 12kHz~15kHz, 1uF 커패시터를 사용했을 때 동작주파수는 4kHz~11kHz 영역이다.

사용계측기: Digital Multimeter, Digital Storage Oscilloscope

1. 서론
위상 제어 루프(Phase Locked Loops)는 전압제어 발진기(VCO)의 출력 위상을 입력 신호의 위상과 비교하여 두 입력의 위상 차이를 가지고 전압제어 발진기를 제어하는 피드백 시스템이다. PLL의 위상을 고정한다는 것은 주파수를 고정한다는 것과 비슷하여서 출력 신호의 위상을 입력 신호의 위상에 고정하게 되면 출력 주파수는 입력 신호의 주파수로 고정되게 된다. 즉, 출력 위상의 차이 _1-_2=constant로 주파수의 차이는 ω_1-ω_2=(d_1)/dt-(d_2)/dt=0이 된다.
PLL은 위상 검출기(Phase Detector), 루프 필터(Loop Filter), 가변 발진기(Voltage Controlled Oscillator)의 3가지 요소로 구성된 회로이다. 위상 검출기는 발진기의 입력과 출력 파형의 위상을 비교하여 그 차이에 해당하는 파형을 출력하는 기능을 한다. 주로 XOR 게이트를 사용하여 만드는데 VCO의 입력에 연결하면 VCO의 주파수가 주기적으로 변하는 모양이 되고 위상차이가 대부분 0~2π가 변할 때 사용되어서 (e(t))/∆=V_dd/π이 성립한다.
위상 검출기에서 검출된 신호는 R과 C를 이용한 1차 Low Pass Filter를 사용하여 위상 검출기의 저주파 성분, 즉 평균전압만을 발진기의 입력으로 되돌린다. 다르게 말하면 신호를 직류 가까운 전압으로 변화시킨다고 볼 수 있다.

참고자료

· 없음