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  • 판매자 표지 아날로그및디지털설계실습 예비보고서 12주차
    아날로그및디지털설계실습 예비보고서 12주차
    아날로그 및 디지털 회로 설계실습예비보고서 1212. Stopwatch 설계12-1. 실습목적Stopwatch 설계를 통하여 카운터, 분주회로, 클럭 회로, 디코더 등 다양한 디지털 회로 구성요소에 대한 이해를 높이고 Datasheet를 읽고 분석하는 능력과 원하는 회로를 설계할 수 있는 능력을 배양한다.12-2. 실습 준비물부품Inverter 74HC048개NAND gate 74HC003개NOR gate 74HC023개AND gate 74HC083개OR gate 74HC323개7-Segment3개BCD Decoder 74LS473개BCD 카운터 74HC192P3개counter 74HC906개가변저항 1MΩ1개가변저항 10KΩ2개저항 330Ω, 1/2W, 5%21개Switch2개커패시터 100uF2개사용장비오실로스코프 (Oscilloscope)1대브레드보드 (Bread board)1개파워서플라이 (Power supply1대함수발생기 (Function generator)1대점퍼선다수12-3. 설계실습 계획서설계실습 방법에 나온 Stopwatch 제작 과정 중, 12-4-1 ~ 12-4-4 에 필요한 회로 결선도를 그리시오. 단, 회로도를 그릴 때, VCC, GND 연결 등의 기본적인 연결은 표시할 필요 없이 주요 부품과 주요 결선 부분만 표시하시오.12-4-1 기본적인 클럭 생성 회로 및 카운터 회로 테스트- 생성된 Clock 신호를 BCD카운터(10진 카운터)에 연결- BCD카운터 출력 4bit을 BCD to 7-segment decoder(MC14511B)를 통해 7-segment에 연결한다. 이때 Decoder와 7-segment사이에 저항(330Ω)을 달아서 과전류를 방지한다.- BCD 카운터로 74HC192를 사용하여 count up mode로 동작시키기위해서 CPu단자에는 Vpulse를, CPd단자에는 High 신호를, MR에는 low 신호를 인가한다.12-4-2 자리 숫자 표시 및 최대 숫자 제어 회로- 12-4-1의 회로를 2개 사용하여 2자리 숫자표시를 하고, cascade로 74HC192를 연결한다. 첫 단의 TCU를 다음 단의 CPU로 인가한다.12-4-3 자리 숫자 표시 카운터 설계- 12-4-2와 같은방법으로 12-4-1의 회로를 3개 사용하여 3자리 숫자 표시 카운터를 설계한다.- 연결된 두번째자리 카운터의 reset을 조작하여 60이 최대치가 되도록 조작한다. 10진 카운터가 0110(10진수의 6)상태일 때를 기준으로 reset 신호를 high로 만들어서 넣는다.12-4-4 추가 기능 스위치 추가74HC192의 datasheet를 살펴보면 MR=L, PL=CPu=CPd=H일 때 변화가 없기 때문에, 전체 회로에 start/restart 기능을 추가하려면 잘 동작하고 있는 회로를 기준으로는 Cpu=H만 인위적으로 인가해준다.- JK Flip flop과 and gate를 이용해서 start를 할 때, 즉 switch를 on 했을 때만 pulse가 인가되며 회로가 동작하고, switch를 off했을 때에는 회로가 동작하지 않도록 설계한다.- 전체 회로에 reset 기능을 추가하기 위해서 reset 단자인 CLR핀에 High를 인가하면 모두 0으로 reset되는 성질을 갖고 있으므로 스위치를 추가하여 reset기능을 하도록 설계한다.
    공학/기술| 2025.07.26| 6페이지| 1,000원| 조회(88)
    태그 중앙대학교, 예비보고서, 전자전기공학부
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  • 판매자 표지 아날로그및디지털설계실습 예비보고서 11주차
    아날로그및디지털설계실습 예비보고서 11주차
    아날로그 및 디지털 회로 설계실습예비보고서 111. 카운터 설계11-1. 실습목적JK Flip Flop을 이용한 동기식, 비동기식 카운터를 설계해 보고 리셋 기능을 이용하여 임의의 진수의 카운터를 제작할 수 있는 능력을 배양한다. 또한 chattering 방지 회로에 대하여 학습한다.11-2. 실습 준비물부품JK Flip Flop 74HC734개NAND gate 74HC004개NOR gate 74HC022개AND gate 74HC082개OR gate 74HC322개LED BL-R2131H(743GD)4개Switch1개저항 330Ω, 1/2W, 5%4개사용장비오실로스코프 (Oscilloscope)1대브레드보드 (Bread board)1개파워서플라이 (Power supply1대함수발생기 (Function generator)1대점퍼선다수11-3. 설계실습 계획서11-3-1 4진 비동기 카운터이론부의 그림 14-2의 비동기식 4진 카운터에 1MHz의 구형파 (square wave)를 인가할 때, Q1 신호의 주파수와 Q2 신호의 주파수를 구한다. 또한, 입력 신호, Q1 신호, Q2 신호의 파형을 함께 그린다.simulation 결과를 Q1 파형의 주기 T1는 2us이므로 주파수 f1는 0.5 MHz이다. Q2 파형의 주기 T2는 4us이므로 주파수 f2는 0.25 MHz이다. 즉, Q1 은 클럭에 해당하는 구형파의 주파수인 1 MHz의 1/2배가 되었으며 Q2는 1/4배가 되었다. 따라서 Q1을 출력으로 하는 경우 2 분주회로로 사용될 수 있으며 Q2를 출력으로 하는 경우 4 분주회로로 사용될 수 있다.또한 클럭의 falling edge에서 Q1의 값이 변화하고 Q1의 falling edge에서 Q2의 값이 변화하는 74HC73 칩의 dual JK Flip Flop 동작을 확인할 수 있다. 이때 Q2는 Q1을 입력으로 사용하기 때문에 Q2에서 딜레이가 발생하는 현상도 관찰할 수 있다.구형파의 한 주기에 해당하는 1us 마다 (Q2, Q1) 상태를 표현해보면 00 > 01 > 10 > 11 > 00 > … 으로 반복하며 변하는 카운터의 역할을 하고 있음을 볼 수 있다.2. 8진 비동기 카운터 설계8진 비동기 카운터의 회로도를 그린다. 단, CLK 입력에 클럭 입력 대신 버튼 스위치를 연결하여 버튼을 누를 때마다 카운트가 증가하도록 설계한다. 또한, Q1, Q2, Q3 출력 신호에 LED 를 연결하여 카운터의 상태에 따라 LED 에 불이 들어오도록 연결한다.8진 비동기 카운터 설계를 위해 74HC73 chip 3개를 연결한다. 또한 Q1, Q2, Q3 의 각 출력을 각각 LED를 연결해서 확인할 수 있게 설계한다. 8진 비동기 카운터로 동작하기 위해 (Q3, Q2, Q1) 의 상태는 버튼을 누를 때 마다 000 > 001 > 010 >… > 111 이 반복되어야 하므로 이를 확인하기 위해 입력 clock 신호에 구형파를 인가하고 Simulation 으로 확인해본다.simulation 결과, (Q3, Q2, Q1) 상태가 000 > 001 > 010 >… > 111 이 반복되는 것을 파형을 통해 확인할 수 있다.3. 10진 비동기 카운터 설계16진 비동기 카운터와 리셋 회로를 이용하여 10진 비동기 카운터의 회로도를 그린다. 11-3-2 의 경우와 마찬가지로 버튼 입력에 따라 카운트가 증가하도록 설계한다.10진 비동기 카운터 설계를 위해 74HC73 chip 4를 연결한 16진 비동기 카운터의 Q2, Q4 출력에 NAND gate를 연결시켜 clear 신호로 사용한다. 10진 비동기 카운터로 동작하기 위해 (Q4, Q3, Q2, Q1) 의 상태는 버튼을 누를 때 마다 0000 > 0001 > 0010> … > 0111 > 1000 > 1001 이 반복되어야 하고, 1010이 되는 순간 clear 신호가 0 이 되어 0000 으로 초기화되어야 한다. 따라서 1010이 되는 순간 1이 되는 Q4, Q2 를 NAND gate에 연결시켜 clear 신호를 0으로 만들어준다. 또한 Q1, Q2, Q3, Q4 의 각 출력을 각각 LED를 연결해서 확인할 수 있게 설계한다. 이를 확인하기 위해 입력 clock 신호에 구형파를 인가하고 Simulation 으로 확인해본다.NAND gate의 출력 신호를 바로 74HC73 chip들의 CLR 단자에 연결할 경우 simulation 결과가 출력되지 않아서 NAND 출력 신호를 Vdd와 AND 연산 후에 CLR 단자에 연결시켜주었다. (Q4, Q3, Q2, Q1) 이 1010일때 CLR 단자에 들어가는 값이 0으로 바뀌어 초기화 시켜준다는 결과는 같기 때문에 AND gate를 추가해주었고 simulation 파형을 보면 (Q4, Q3, Q2, Q1)의 0000 > 0001 > 0010> … > 0111 > 1000 > 1001 이 반복되며 1010이 되는 순간 clear 신호가 0 이 되어 0000으로 초기화되는 것을 확인할 수 있다.4. 16진 동기 카운터 회로도그림 11-1의 8진 동기 카운터의 회로도를 참고하여 16진 동기 카운터의 회로도를 그린다. (동기 카운터의 경우, Function generator를 사용할 예정이므로 버튼 스위치는 필요 없음)동기 카운터는 모든 74HC73 chip의 CLK 단자에 동시에 clock 신호를 인가해주므로 비동기 카운터에 비해 delay 문제가 발생하지 않는다. 이는 simulation 결과에서도 확인할 수 있다. clock 주파수 f에 대해 Q1 주파수 = f*1/2, Q2 주파수 = f*1/4, Q3 주파수 = f*1/8, Q4 주파수 = f*1/16 이 되어 분주회로로써 활용할 수 있다. simulation 결과를 통해서 clock 신호의 주기인 1us 마다의 (Q4, Q3, Q2, Q1) 상태가 0000 > 0001 > 0010 > … > 1101 > 1110 > 1111이 반복되며 16진 동기 카운터의 역할을 수행하는 것을 관찰할 수 있다.
    공학/기술| 2025.07.26| 7페이지| 1,000원| 조회(85)
    태그 중앙대학교, 예비보고서, 전자전기공학부
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  • 판매자 표지 아날로그및디지털설계실습 예비보고서 10주차
    아날로그및디지털설계실습 예비보고서 10주차
    아날로그 및 디지털 회로 설계실습예비보고서 1010. 7-segment / Decoder 회로 설계10-1. 실습목적7-segment와 Decoder를 이해하고 관련 회로를 설계한다.9-2. 실습 준비물부품저항 330Ω, 1/2W, 5%8개Decoder 74LS471개Inverter 74HC048개7-Segment1개Switch4개사용장비오실로스코프 (Oscilloscope)1대브레드보드 (Bread board)1개파워서플라이 (Power supply1대함수발생기 (Function generator)1대점퍼선다수10-3. 설계실습 계획서10-3-1 7-segment/Decoder 진리표아래 7-segment/Decoder 진리표를 작성한다.입력출력ABCDabcdefgdisplay0000***************************************0*************00*************01101*************011*************081*************0**************************11***************************************111111BlankCommon anode type인 74LS47 decoder는 공통 단자에 High voltage를 연결하고 점등하고자 하는 segment에만 Low voltage를 연결하여 선택적으로 LED를 점등하며 MC14551B와 달리 10~14까지의 숫자를 표현할 수 있다.10-3-2 불리언식 구하기Karnaugh 맵을 이용하여 간소화 된 Sum of product 또는 Product of sum 형태의 불리언 식을 구한다.1. a = A’C + BD + AB’C’D’AB CD**************************1010002. b = BD + A’BC + AB’CAB CD**************************1000113. c = CD + A’BC’AB CD*************0*************000104. d = A’B’C + ABC + AB’C’AB CD*************1*************011005. e = A + B’CAB CD*************1*************011116. f = AB + BC’ + AC’D’AB CD*************0*************010007. g = ABC + B’C’D’AB CD*************0*************010007-segment/Decoder 진리표를 바탕으로 각 출력에 대한 Karnaugh 맵을 만들면 1~7과 같다. 이를 이용해서 간소화된 불리언식을 만들 수 있다.10-3-3 7-segment 구동 회로 설계Decoder와 7-segment를 이용한 7-segment 구동 회로를 설계한다.교재의 이론부 13-4장을 참고하면, LT(Lamp Test) 핀은 LT=0이면 다른 입력 핀에 관계없이 7개의 모든 segment가 점등되어 LED의 정상 여부를 테스트할 수 있다. BI/RBO핀은 blanking 핀으로 LT=1, BI=0이면 다른 입력 핀에 관계없이 모든 7개의 segment를 소등하도록 되어 있다. RBI 핀은 종속 접속 시, 바로 아랫자리 수를 나타내기 위해 사용되는 핀이다. 따라서 3,4,5번 핀에는 상황에 알맞게 High 또는 Low를 인가하면 된다.
    공학/기술| 2025.07.26| 5페이지| 1,000원| 조회(80)
    태그 중앙대학교, 예비보고서, 전자전기공학부
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  • 판매자 표지 아날로그및디지털설계실습 예비보고서 9주차
    아날로그및디지털설계실습 예비보고서 9주차
    아날로그 및 디지털 회로 설계실습예비보고서 99. 4-bit Adder 회로 설계9-1. 실습목적조합논리회로의 설계 방법을 이해하고 조합논리회로의 한 예로 가산기 회로를 설계한다.9-2. 실습 준비물부품저항 330Ω, 1/2W, 5%10개Inverter 74HC044개NAND gate 74HC005개NOR gate 74HC025개AND gate 74HC085개OR gate 74HC325개XOR gate 74HC862개LED10개switch10개사용장비오실로스코프 (Oscilloscope)1대브레드보드 (Bread board)1개파워서플라이 (Power supply1대함수발생기 (Function generator)1대점퍼선다수9-3. 설계실습 계획서9-3-1 전가산기 설계(A) 전가산기에 대한 진리표를 작성한다.전가산기(Adder)란 두 개의 입력 비트(A와 B)와 하나의 들어오는 캐리(Cin) 비트를 받아서 합(S)과 캐리 출력(Cout)를 계산하는 논리회로이다.ABCinSCout0**************************1011100111111(B) Karnaugh 맵을 이용하여 간소화된 Sum of product 또는 Product of sum 형태의 불리언 식을 구한다.SCin AB*************11010S의 불리언 식 - sum of product:CoutCin AB*************10111Cout의 불리언 식 - sum of product:(C) B에서 구한 간소화된 불리언 식에 대한 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계한다.[S에 대한 2-level 로직 회로][Cout에 대한 2-level 로직 회로](D) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계한다.[XOR gate 이용한 S 논리 회로][XOR gate 이용한 Cout 논리 회로](E) 설계한 회로중 하나를 선택하여 2Bit 가산기 회로를 설계한다.1-bit Adder 2개를 이어붙여서 2-bit Adder 회로 구성한다.
    공학/기술| 2025.07.26| 5페이지| 1,000원| 조회(67)
    태그 중앙대학교, 예비보고서, 전자전기공학부
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  • 판매자 표지 아날로그및디지털설계실습 예비보고서 8주차
    아날로그및디지털설계실습 예비보고서 8주차
    아날로그 및 디지털 회로 설계실습예비보고서 88. 래치와 플립플롭8-1. 실습목적순차식 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다.8-2. 실습 준비물부품NAND gate 74HC006개Inverter 74HC043개사용장비오실로스코프 (Oscilloscope)1대브레드보드 (Bread board)1개파워서플라이 (Power supply1대함수발생기 (Function generator)1대점퍼선다수8-3. 설계실습 계획서8-3-1 RS 래치의 특성 분석(A) RS 래치의 진리표를 나타내고, 아래 그림 RS 래치의 이론적인 상태도를 그린다.- (S, R) = (0,1): 입력 R이 1이므로 는 의 값과 무관하게 0으로 리셋(reset)된다. 입력 S가 0이므로 출력 는 Q값의 반대인 1이 된다. 이때 입력 R을 리셋(reset) 입력이라고 한다.- (S, R) = (1,0): 출력 는 1로 셋(set)되고, 출력 는 0이 된다. 이때 입력 S를 셋(set) 입력이라고 한다.- (S, R) = (0,0): S와 R이 모두 0인 경우에는 현재 상태의 와 값을 그대로 유지한다.- (S, R) = (1,1): S와 R이 모두 1인 경우에는 출력 가 동시에 1과 0이 될 수 없으므로 금지된 입력에 해당한다. 출력 결과는 Q 와 모두 0임을 알 수 있지만, 이는 Q와 가 반대 값을 가진다는 가정에 어긋나므로 금지된 경우가 된다.- (S, R) = (1,1) -> (0,0): 아래의 RS-Latch의 Timing diagram를 보면, S와 R이 모두 1인 경우에서 모두 0으로 바뀐다면, 출력은 진동하거나 준안정상태가 된다. 이를 검은색 화살표로 나타내었다. S와 R이 모두 1인 경우는 금지된 입력이므로 상태도에는 나타내지 않았다.SR00HoldHold010110101100
    공학/기술| 2025.07.26| 3페이지| 1,000원| 조회(103)
    태그 중앙대학교, 예비보고서, 전자전기공학부
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2026년 04월 05일 일요일
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