논리설계 및 실험 11 레포트 (베릴로그 HDL 2)

소개

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목차

1. 실험 목적
2. 관련 이론
3. 실험 결과

본문내용

Chapter 1. 실험 목적
- 지난주 베릴로그 실습에 이어(AND, OR gate 설계) Full Adder을 설계 할 수 있다.

Chapter 2. 관련 이론
1. Verilog 실습 용어 및 이론
<HDL과 VHDL>
: HDL은 Hardware Description Language의 줄임말이며 FPGA 또는 집적회로를 설계할 때 쓰이는 언어를 뜻한다. 즉, 회로도를 작성하는 것이 아닌 프로그래밍을 하듯이 언어 형태로 전자 회로를 구성 할 수 있다. 회로를 디자인하는 synthesis와 시뮬레이션을 할 수 있는 Test bench로 구성이 되었으며 모듈단위로 설계한다. VHDL도 회로를 설계할 수 있는 언어이다. 학교에서 FPGA로 설계를 진행 할 때는 HDL을 사용한다.
<HDL Design level>
: HDL Design level은 3가지가 존재한다.
→ Truth Table을 직접 입력하듯이 case를 이용하는 설계인 Behavioral level, data 값을 연산하여 구한 정보를 입력하여 동작을 설계하는 Data Flow level, 만들어져있는 모듈을 이용해서 설계하는 Structual level이 있다.
→ Behavioral level은 설계자의 손을 거치지 않고 Truth table과 같은 정보들을 직접 입력하기 때문에 가장 정확하고 쉽게 설계할 수 있지만 입력 정보 bit 수가 커지게 되면 매우 큰 용량이 필요하다는 큰 단점이 존재한다. 그래서 Data Flow level, Structual level을 주로 사용하지만 설계자의 손을 거치기 때문에 오류로 인해서 부정확한 결과 값을 가지고 제대로 동작하지 않을 수도 있는 단점이 존재한다.

참고자료

· 없음