전자전기컴퓨터설계실험2(전전설2) (3) Logic Design using Verilog HDL

소개글

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목차

Ⅰ. 서론
1. 실험 목적
2. 실험 이론
2.1. HDL
2.2. Verilog

Ⅱ. 본론
1. 실험 장비 및 사용법
1.1. Verilog HDL
1.1.1. Verilog 어휘 규칙
1.1.2. Module(1)
1.1.3. Logic Value
1.1.4. Data Type
1.1.5. Operator
1.1.6. Gate Primitives
1.1.7. Delay
1.1.8. Assign
1.1.9. Always
1.1.10. Initial
1.1.11. If
1.1.12. Case
1.1.13. Loop
1.1.14. Timing Control
1.1.15. Module(2)
2. 실험 방법 및 실험 결과
2.1. AND Gate
2.2. NAND Gate
2.3. 3-input NOR Gate

Ⅲ. 결론

Ⅳ. 참고문헌

본문내용

1. 실험 목적
본 실험에서는 Verilog HDL의 사용법을 익히고 이를 사용하여 디지털 논리회로를 설계하는 여러 가지 방법을 다룬다. 비트 단위 연산자를 사용하는 방법과 게이트 프리미티브를 사용하는 방법, 행위수준 모델링을 사용하는 방법으로 로직을 설계하고 이를 시뮬레이션하기 위한 테스트 벤치를 제작한다.

2. 실험 이론
2.1. HDL
전자공학에서 하드웨어 기술 언어(Hardware Description Language)는 전자회로를 정밀하게 기술하는 데 사용하는 컴퓨터 언어이다. 흔히 HDL이라고 줄여 쓰기도 한다. 회로의 원하는 동작을 기술할 수도 있고, 원하는 회로 구조를 기술할 수도 있으며 시뮬레이션을 통해 제대로 동작하는지 검증할 수도 있다. HDL의 문법과 의미는 소프트웨어 프로그래밍 언어와 달리 하드웨어의 주요한 특징인 시간과 동시성을 표현할 수 있는 표현들이 명시적으로 존재한다.
HDL은 두 가지 종류의 시스템을 설계하기 위해 만들어졌다. 첫 번째는 프로세서나 기타 여러 가지 디지털 칩과 같은 특정한 집적회로를 설계하기 위해 사용된다. 이런 경우 HDL은 회로가 설계되고 만들어지기 전에 그 회로의 동작을 예측하는 모델을 제공한다. 두 번째는 FPGA 같은 PLD를 프로그램하기 위해 사용한다. HDL로 작성된 코드는 로직 컴파일러를 이용하여 컴파일한 후 해당 기기에 올려진다. 대개 테스트를 진행하며 여러 번 코드를 수정하여 기기에 올려볼 수 있다.
HDL 설계의 가장 중요한 부분은 HDL 프로그램을 시뮬레이팅 할 수 있는 능력이다. HDL 프로그램은 PLD 같은 장비에 업로드하여 테스트를 하거나, 칩으로 제작하여 테스트 할 수 있다. 그러나 이러한 테스트는 대개 비용이 비싸며 시간이 오래 걸리기 때문에 대부분의 테스트와 디버깅은 시뮬레이터를 사용하여 수행한다. 시뮬레이터는 디지털 기기의 실제 클럭과 유사한 리셋 가능한 클럭을 유지하고 설계자가 코드를 디버그하기 위해 특정 시간 동안의 다양한 레지스터의 값들을 볼 수 있도록 해준다.

참고 자료

「전자전기컴퓨터설계실험2 Logic Design using Verilog HDL」, 『서울시립대학교 전자전기컴퓨터공학부』.
「하드웨어 기술 언어」, 『Wikipedia』. (2018.05.11)
<https://ko.wikipedia.org/wiki/%ED%95%98%EB%93%9C%EC%9B%A8%EC%96%B4_%EA%B8%B0%EC%88%A0_%EC%96%B8%EC%96%B4> (2018.10.04.)
「베릴로그」, 『Wikipedia』. (2018.09.01)
<https://ko.wikipedia.org/wiki/%EB%B2%A0%EB%A6%B4%EB%A1%9C%EA%B7%B8> (2018.10.04.)