전자회로실험 과탑 A+ 예비 보고서 (실험 18 증폭기의 주파수 응답 특성)

소개

"전자회로실험 과탑 A+ 예비 보고서 (실험 18 증폭기의 주파수 응답 특성)"에 대한 내용입니다.

목차

1. 실험 개요
2. 실험 기자재 및 부품
3. 회로의 이론적 해석
4. 실험 절차 및 PSpice 시뮬레이션
5. 예비 보고 사항

본문내용

1 실험 개요
이 실험에서는 [실험 17]에서 구현한 공통 소오스 증폭기의 주파수 응답 특성에 대해 실험함으로써 대역폭(bandwidth)의 개념을 이해하고, 이득과 대역폭 사이의 관계를 파악한다. 증폭기에 사용되는 트랜지스터 내부의 기생 커패시턴스들로 인해서 주파수에 따라 전압 이득 및 위상이 변하며, 어느 주파수 대역까지 증폭기의 전압 이득이 유지되는지의 척도인 대역폭을 알아야 원하는 응용 범위에 사용할 수 있다. 그리고 증폭기의 전류나 면적이 제한되어 있을 때 증폭기 전압 이득과 대역폭의 곱은 일정한 관계가 성립하는데, 실험을 통해서 이러한 관계를 이해하고자 한다.

2 실험 기자재 및 부품
- DC 파워 서플라이
- 디지털 멀티미터
- 오실로스코프
- 함수 발생기
- M2N7000(NMOS) (1개)
- 저항
- 커패시터
- FQP17P10(PMOS) (2개) (단，PSpice 모의실험은 FDC6322CP 사용)

3 회로의 이론적 해석

능동 부하가 있는 공통 소오스 증폭기의 회로

Bode Plot

회로의 저주파 대역에서의 전압 이득은 로 표현할 수 있다.

게이트와 소오스 사이, 게이트와 드레인 사이에 각각 , 커패시턴스가 존재하며 이 캐패시터의 영향으로 주파수 응답 특성이 생긴다.

실험에 사용될 회로인 ‘능동 부하가 있는 공통 소오스 증폭기의 회로’의 경우에는 이하에서는 일정한 DC 전압 이득을 가지고, 이상에서는 전압 이득이 감소하는 경향을 보인다.
Bode Plot을 그려보면 위 그림과 같다.

4 실험 절차 및 PSpice 시뮬레이션
1. [실험 16]의 실험 절차와 같이, 공통 소오스 증폭기의 입력-출력에 원하는 DC 전압 및 전압 이득이 나오게 하기 위해 , 에 흐르는 DC 전류 을 결정하고, 이 전류를 생성하기 위한 및 전류도 결정하여 회로를 구성하시오([실험 16] 및 [실험 17]의 실험 절차 참조).

참고자료

· 없음