[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+

소개

2021년도 2학기에 진행한 전자전기컴퓨터설계실험2 Lab-06 Sequential Logic 1 예비레포트입니다. (최종 A+)

비대면으로 simul만 진행한 19~20년도와 달리 2021년도 2학기★대면★으로 진행했습니다. 특히 반도체소자 강의 하시는 김교수님 분반이라면 더 도움이 되실 것이라 생각합니다.

목차

1. Introduction
2. Materials and Methods
3. Prelab
4. Reference

본문내용

3. Prelab
(1) 조합(combinational)회로와 순차(sequential)회로의 차이점에 대하여 조사하시오.
- 조합논리회로는 입력하는 순간 일련의 처리를 거치고 출력하는 회로이다. 여기서 출력은 같은 시점의 입력의 영향만을 받는다(상태에 대한 정보는 갖고 있지 않고, 오로지 입력신호에 따라 출력을 하게 되어 있으므로 입력신호가 동일하다면 출력신호가 다를 수 없다). 반면에 순차논리회로는 상태값을 설정하고 메모리에 저장하여, 저장된 상태값이 입력으로 들어가 출력하는 회로이다. 여기서 출력은 입력값과 상태값의 영향을 받는다(이전의 상태에 대한 정보를 갖고 있고, 이에 따라 같은 입력을 받는 경우에도 다른 결과를 출력할 수 있다). 따라서 이 둘의 차이점은 입력값의 메모리 저장 유무와 저장된 값이 입력값과 함께 출력에 영향을 미치는 점을 들 수 있다. 쉽게 자판기와 알람시계로 예를 들어보면, 자판기는 [입력: 동전 // 출력: 음료, 거스름돈]이므로 조합논리회로에 해당하고 알람시계는 [입력: 시간설정 // 출력: 알람 // 메모리 저장: 시간]이므로 순차논리회로에 해당한다.

(2) SR 래치와 SR 플립플롭에 대하여 timing diagram을 그려서 비교 설명하시오.
- SR 래치

- SR 플립플롭

- SR래치와 SR 플립플롭의 차이는 래치는 레벨 센서티브(level-sensitive) 장치이고, 플립플롭은 에지 센서티브 (edge-sensitive) 장치이며 플립플롭의 경우 래치와는 달리클럭 입력을 가지고 상승에지에서 동작한다는 것이다.

(3) Veriolg HDL의 always문 안에서 blocking 할당(‘=’)을 사용하는 경우와 nonblocking 할당(‘<=’)을 사용하는 경우의 차이점을 조사하시오.
a. blocking 할당
- 현재 할당문의 실행이 완료된 이후에 그 다음의 할당문이 실행되는 순차적 흐름을 가진다.

참고자료

· 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
· 차재복(2019). 정보통신기술용어해설 Latch.
· FALiNUX Forum. About Latch.
· M.Morris Mano, Michael D. Ciletti. Digital Design with an Introduction to the Verilog HDL.
· 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.
· ㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법