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[서울시립대] 전자전기컴퓨터설계실험2 / 파이널 계산기 / 2021년도(대면) / A+ (코드파일 포함)

1. Introduction- 앞서 수행한 실험들(논리 설계, 7-segment와 Piezo 장치 제어, LCD 장치 제어 등)을 바탕으로, Verilog HDL 언어를 사용하여 최종적으로 다양한 기능을 가진 계산기를 설계한다. 각각의 기능은 testbench 작성을 통한 simulation 수행과 장비 동작을 통해 검증한다.2. Function(1) 덧셈 - output = input1 + input2 - 두 개의 입력을 받아 더하여 계산 결과 값을 출력으로 내보낸다. 이 때의 입출력은 모두 정수(양수, 음수, 0) 범위로 표현 가능하다. - input을 인가한 뒤, 덧셈을 수행하기 위해서 Sum(Bus SW 3)과 Result(Button SW F) 버튼을 인가해주면 계산 결과값이 LCD LINE2에 나타나게 된다.(2) 뺄셈- output = input1 - input2- 두 개의 입력을 받아 input1에서 input2를 빼주어 계산 결과 값을 출력으로 내보낸다. 이 때의 입출력은 모두 정수(양수, 음수, 0) 범위로 표현 가능하다.- input을 인가한 뒤, 뺄셈을 수행하기 위해서 Subtract(Bus SW 4)와 Result(Button SW F) 버튼을 인가해주면 계산 결과값이 LCD LINE2에 나타나게 된다.(3) 곱셈 - output = input1 * input2 - 두 개의 입력을 받아 곱하여 계산 결과 값을 출력으로 내보낸다. 이 때의 입출력은 모두 정수(양수, 음수, 0) 범위로 표현 가능하다. - input을 인가한 뒤, 곱셈을 수행하기 위해서 Multiply(Bus SW 5)와 Result(Button SW F) 버튼을 인가해주면 계산 결과값이 LCD LINE2에 나타나게 된다.(4) 나눗셈 - input1은 Dividend(피제수, 나눠지는 수), input2는 Divisor(제수, 나누는 수)로 지정해주었다.

공학/기술| 2022.08.12| 25페이지| 20,000원| 조회(342)

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

Pre-reportSequential Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험하고, Finite State Machine 등을 설계 실습한 뒤, 로직을 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) Finite State Machine(FSM)- FSM은 정해진 개수의 상태를 가지고, 상태의 천이를 통해 출력을 생성하는 회로로서, 디지털 시스템 제어회로에 폭 넓게 사용된다.- 가능한 상태들을 명확히 규정할 수 있으며, 상태 중복을 피할 수 있고, 전이들을 명확하게 규정할 수 있으므로 기계의 동작을 분명하게 규정할 수 있을뿐만 아니라, 프로그래밍에서 FSM에 기반한 객체를 만든다면 안정적인 작동을 보장할 수 있는 장점이 있기에 FSM을 사용한다.a. 구성 블록- 다음 상태를 결정하는 조합회로 블록- 현재 상태를 저장하는 순차회로 블록- 출력값을 결정하는 조합회로 블록b. Moore Machine- 다음 상태는 현재 상태와 입력에 의하여 결정된다.- 출력은 현재의 상태로만 결정된다.- 예시는 다음 그림과 같다.c. Mealy Machine- Moore 머신과 마찬가지로 다음 상태는 현재 상태의 입력에 의하여 결정된다. 그러나 출력은 현재의 상태와 입력에 따라 결정된다. 즉, 현재의 입력이 출력에 영향을 준다.- 예시는 다음 그림과 같다.d. Moore Machine과 Mealy Machine의 차이- Moore Machine이 개념적으로 더 간단하다.- Moore Machine은 출력이 비동기적으로 들어오는 input에 영향받지 않으므로 출력이 clock에 완전히 동기화 된다.- Mealy Machine은 state의 수가 Moore Machine보다 적게 디자인이 가능하다.- state의 수가 많지 않을 때에는 Moore Machine이 디자인 에러가 적을 수 있다.e. 설계 과정① 문제를 정의한다.② 각 상태에 이진 값을 정의한다. (00: 전원 켜는 중, 01 작동 중, 10: 오버클럭 모드 등)③ State Table을 만든다.④ K-Map 등을 활용하여 최적화 한다.⑤ 적절한 논리 회로도를 설계한다.2. Materials and Methods가. 실험 장비HBE Combo-II SE3. Prelab(1) In-Lab 실습 0/1의 코드를 작성하고, 각 단계별로 동작을 자세히 설명하시오. (FSM 디자인은 상태 천이도를 포함하여 디자인 과정을 설명할 것)a. [실습 0] Moore/Mealy 머신을 디자인 할 때 입력을 Button SW를 사용하기 위하여 비동기적 (asynchoronous)인 버튼 입력(in)으로부터 한 클럭 동안의 synchronized된 신호(in_syn) 생성이 필요하다. 다음 그림과 같이 Button SW로부터 입력신호 in이 들어올 때 clk의 negative edge에서 시작하여 한 클럭 주기동안 생성되는 in-syn 신호를 생성하고 타이밍 시뮬레이션으로 확인하시오.Source codeTestbench testbench 시뮬레이션 결과b. [실습 1] 교안의 Moore 머신과 Mealy 머신의 코드를 따라서 실습해보시오.- Moore MachineSource codeTestbenchPIN testbench 시뮬레이션 결과- 디자인 설명(Moore machine)① Line 38~41: [실습 0]에서 진행했던 과정으로, in을 눌렀을 때 그게 한번만 인식을 하도록 이 펄스를 아주 짧은 펄스로 바꿔주는 역할을 한다(in을 계속 누르고 있음에도 불구하고).② Line 43~62: Next state 조합회로 부분이다. state_0에서 input에 0이 인가되어 있으면 바로 다음 state인 state_1으로 이동하고, state_1에서는 input에 1이 인가되어 있으면 바로 다음 state인 state_2로 이동하고, state_2에서는 input에 0이 인가되어 있으면 바로 다음 state인 state_3로 이동하고, state_3에서는 input에 0이 인가되어 있으면 state_1로 이동하고 이외에는 state_2로 이동한다는 의미의 로직이다.③ Line 64~67: 상태천이 순차회로 부분으로, 초기화하는 것과 state에 next_state를 넣어주는 로직이다.④ Line 69~91: output 조합회로 부분과, state를 LED에 볼 목적으로 구성된 로직이다.- 상태 천이도(Moore machine)- Mealy MachineSource codeTestbenchPIN testbench 시뮬레이션 결과- 디자인 설명(Mealy machine)① Line 38~41: [실습 0]에서 진행했던 과정으로, in을 눌렀을 때 그게 한번만 인식을 하도록 이 펄스를 아주 짧은 펄스로 바꿔주는 역할을 한다(in을 계속 누르고 있음에도 불구하고).② Line 43~71: Next state 조합회로와 Output 조합회로가 하나의 always 블록으로 구성되어 있다. state_0에서 input에 0이 인가되어 있으면 바로 다음 state인 state_1으로 이동하고, state_1에서는 input에 1이 인가되어 있으면 바로 다음 state인 state_2로 이동하고, state_2에서는 input에 0이 인가되어 있으면 바로 다음 state인 state_3로 이동하고, state_3에서는 input에 0이 인가되어 있으면 state_1로 이동하고 이외에는 state_2로 이동한다는 의미의 로직이다. Moore machine과 가장 큰 차이점을 보이는 것은 output에 input이 관여하느냐에 관한 문제이다. Moore machine에서는 output이 state의 영향만 받고 input의 영향은 받지 않았는데 Mealy machine에서 state_3을 보면 input이 1일 때 output이 1이고 그렇지 않을 때는 output이 0이 되는 것을 확인할 수 있다.③ Line 73~76: 상태천이 순차회로 부분으로, 초기화하는 것과 state에 next_state를 넣어주는 로직이다.④ Line 78~95: state를 LED에 볼 목적으로 구성된 로직이다.- 상태 천이도(Mealy machine)(2) Draw a state diagram and write a Verilog HDL of Mealy synchronous state machine having a single input, x_in, and a single output y_out, such that y_out is asserted if the total number of 1’s received is a multiple of 3. state diagramSource codeTestbench testbench 시뮬레이션 결과4. 참고문헌1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) 차재복(2019). 정보통신기술용어해설 Latch.3) FALiNUX Forum. About Latch.4) M.Morris Mano, Michael D. Ciletti. Digital Design with an Introduction to the Verilog HDL.5) 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.6) ㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법

공학/기술| 2022.07.16| 9페이지| 2,000원| 조회(209)

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab05(예비) / 2021년도(대면) / A+

Pre-reportCombinational Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Combinational Logic을 설계 및 실험(Encoder/Decoder, Mux/Demux 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) 조합 논리 회로- 논리 곱(AND), 논리 합(OR), 논리 부정(NOT)의 세가지 기본 회로를 조합하여 구성한 논리 회로- 출력이 입력에 의해 결정됨.- 논리 게이트로만 구성되며, 플립플롭 같은 기억 소자는 포함되지 않음.(2) Encoder- 외부에서 들어오는 임의의 신호를 부호화된 신호로 변환.- 2^N 가지의 입력신호들로부터 N비트의 출력신호를 만듬.(3) Decoder- N비트의 바이너리 값을 2^N가지의 신호 중의 하나로 출력하는 로직- Encoder의 반대 로직임.(4) 3X8 Decoder- 3개의 입력선과 8개의 출력선을 갖는 디코더(5) MUX(Multiplexer)- N개의 입력 데이터 중 하나를 선택하고, 선택된 자료를 하나의 출력 채널에 전송하는 장치- 출력할 데이터의 입력 단자는 선택 입력 신호(S)에 의해 제어됨.(6) DEMUX(Demultiplexer)- MUX의 반대의 기능으로서, 하나의 입력신호를 여러 출력 port 중의 하나로 출력시켜줌.- 출력할 port 단자는 selector(S)에 의해 제어됨.2. Materials and Methods가. 실험 장비HBE Combo-II SE3. Prelab(1) 교안의 2:4 Decoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.- , , ,(2) 교안의 4:2 Encoder의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.- ,(3) 교안의 2:1 Mux의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.-(4) 교안의 1:4 Demux의 진리표로부터 논리회로를 Karnaugh Map을 이용한 최적화 방법으로 설계하시오.- , , ,(5) 모든 실습에 대하여 Verilog HDL 코딩을 하고 시뮬레이션 단계까지 실행하시오.a. [실습 1] 2:4 Decoder를 설계하시오.Source codeTestbenchb. [실습 2] 교안의 4:2 인코더의 회로도를 Gate primitive 방법으로 디자인하시오.Source codeTestbenchc. [실습 3] 교안의 4:2 인코더를 case문을 사용하여 디자인 하시오.Source codeTestbenchd. [실습 4] 3X8 디코더를 if와 else if문을 사용하여 디자인 하시오.Source codeTestbenche. [실습 5] 2비트 2:1 MUX 회로를 case문을 사용하여 설계하시오.Source codeTestbenchf. [실습 6] 교안의 1:4 DEMUX 회로를 if문을 사용하여 설계하시오.Source codeTestbench(6) 다음 코드를 보고 회로 분석을 수행하시오.(7) 다음 코드를 보고 회로 분석을 수행하시오.- input은 A, B이고 output은 Q이며 S는 selection line을 나타내고 E는 enable pin을 나타낸다.- S=1 이고 E=1일 때, Q=A이다. S=0 이고 E=1 일 때는 B이며 나머지 경우에는 Z이다.- 2X1 multiplexer(MUX)의 형태이다.4. 참고문헌1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) M. Morris Mano, Michael D. Ciletti(2016). Digital Design with an Introducton to the Verilog HDL 5thedition3) 연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안4) 김영진(2007). Hierarchical Modeling Concepts.5) 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.

공학/기술| 2022.07.16| 13페이지| 2,000원| 조회(211)

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab08(예비) / 2021년도(대면) / A+

Pre-reportPeripherals날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 실험하며 그의 controller를 설계한다. 또한 Behavioral level 모델링, Module instantiation을 이용한 Structural modeling 방법 등을 실험하고, 설계한 로직을 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) 7-Segment Decoder- 7-Segment 또는 FND (flexible numeric display)라고 부른다.- 8개의 LED로 구성되어 있으며, 각각의 LED에 불이 들어왔을 때의 상태에 따라 다양한 문자 표시가 가능하다.- 7-Segment: 일반적인 7-Segment를 말하며, Common Cathode와 Common Anode Type이 있다. 본 과목의 실습장비에는 Common Cathode 방식을 사용하여, High 값을 전달해 주었을 때 LED에 불이 들어오도록 구성한다.- 기본적으로 아래와 같이 0~F의 16진수를 표시하기에 적당하다.- 8개의 LED의 조합으로 문자 표시가 이루어지기 때문에 7-Segment를 제어하기 위한 디코더의 설계가 필요하다.- Common Cathode 7-Segment: 공통단자를 GND에 연결하며, 각 데이터에 High 값을 전달하여 LED에 불이 들어오도록 한다.- Common Anode 7-Segment: 공통단자를 VCC에 연결하며, 각 데이터에 Low 값을 전달하여 LED에 불이 들어오도록 한다.- 아래 그림은 좌측부터 차례대로 7-Segment핀, Common Cathode 7-Segment 회로, Common Anode 7-Segment 회로를 나타낸다.a. 7-Segment Decoder 진리표b. Dynamic 7-Segment (FND array)- Static 7-Segment의 구조를 제어하기 위해서 1개의 7-Segment를 제어하는데 사용하는 I/O는 8개이다.- 제어되는 7-Segment의 숫자가 늘어날수록 사용하는 I/O 수도 많이 늘어나기 때문에, 사용하는 7-Segment의 a, b c, d, e, f, g의 데이터 라인을 공용으로 연결하고, Common 단자를 Scanning하는 방법으로 사용하는 I/O의 숫자를 줄이는 구조가 다이나믹 7-Segment 구조이다.- 장비에 구성된 1개의 Static 7-Segment에서 사용하는 I/O는 8개이고, 4개의 Dynamic 7-Segment에서 사용하는 I/O는 데이터 8개 + Common 4개이다.- 7-Segment에 표시할 데이터를 전달하고, 4개의 7-Segment 중 어느 곳에 나타나게 할 것인지를 결정하는 방법으로 Dynamic 7-Segment의 제어기가 설계된다.(2) PIEZO- 주파수를 조정하여 소리를 발생할 수 있는 출력 장치이다.- 멜로디 등의 소리나 경고음 등을 표현할 수 있다.- 음성 주파수 대의 펄스 신호를 입력하여, 해당 주파수의 소리를 출력하게 한다.- PIEZO 주파수에 따른 음계는 다음 표와 같다.2. Materials and Methods가. 실험 장비HBE Combo-II SE3. Prelab(1) [실습 5]를 위하여 binary to BCD conversion algorithm에 대하여 조사하시오.- BCD(Binary-coded decimal, 이진화 십진법)는 십진법 숫자를 이진법으로 표현된 비트들의 연속으로 표현하는 방법으로, 하나의 십진법 자리가 네 개의 이진법 자리에 곧바로 대응하므로 변환이나 역변환이 쉽다는 이점을 갖고있다. 그러나 쓰이지 않고 버려지는 패턴이 많고 연산을 위해서 더 많은 처리와 회로가 필요하다는 단점이 있다. 이진화 십진법은 특히 숫자의 십진 출력을 요하는 전자회로와 마이크로프로세서에서 많이 사용되는데, 이는 순수 이진법으로 표현된 숫자를 십진법으로 출력하기 위해서는 복잡한 나눗셈 회로가 필요하기 때문이다. 이진화 십진법을 사용할 경우 각 자리 별로 하나씩 간단한 변환 회로를 만들어서 7-Segment 표시 장치 등에 바로 연결할 수 있기 때문에 전체적인 구현을 간편하게 할 수 있다. 이 때문에 일부 프로세서는 아예 BCD로 덧셈과 뺄셈 등의 간단한 연산을 할 수 있는 명령을 갖추고 있다.- 규칙: 이진화 십진법에서 십진법의 각 자리는 다음 표에 따라 네 개의 비트로 변환된다. 역변환도 동일하다.따라서 십진법 숫자 729는 이진화 십진법으로 0111 0010 1001로 표현된다.(2) In-Lab [실습 1~6]에 대하여 코드를 작성하여 테스트벤치 시뮬레이션을 수행하시오.a. [실습 1] 4-bit up counter의 출력 값을 single FND에 표시하시오.Source codeTestbenchPIN testbench 시뮬레이션 결과b. [실습 2] Design counter with PiezoSource codeTestbenchPIN testbench 시뮬레이션 결과c. [실습 3] 0000~1001, 즉 0~9까지 값을 가지는 4-bit bcd 입력을 받아서 single FND를 제어하는 8-bit 신호 (‘점’을 포함) out을 출력하는 모듈을 디자인하시오.Source codeTestbenchPin testbench 시뮬레이션 결과d. [실습 4] FND array를 제어하기 위하여 교안의 선언부 및 변수를 가지는 모듈을 디자인하시오.Source codeTestbenchPIN testbench 시뮬레이션 결과e. [실습 5] 8-bit 2’s complement signed binary 입력을 받아서 이를 decimal로 변환하여 FND array에 -128~127로 표현하는 모듈을 디자인 하시오.Source codeTestbenchPIN testbench 시뮬레이션 결과f. [실습 6] 4-bit up-down counter의 출력 값을 FND Array에 표시하시오.Source codeTestbenchPin testbench 시뮬레이션 결과4. 참고문헌1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안2) M.Morris Mano, Michael D. Ciletti. Digital Design with an Introduction to the Verilog HDL.3) 한빛미디어. IT CookBook, 디지털 논리회로. 조합논리회로.4) ㈜한백전자. HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법

공학/기술| 2022.07.16| 12페이지| 2,000원| 조회(246)

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+

Pre-reportSequential Logic 1날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) 플립플롭 회로a. 래치(Latch)- 2개의 NOR 게이트로 구성된 래치의 동작SETRESETOUTPUT00변화 없음10Q = 101Q = 011Invalid (Q = / Q = 0)b. S-R 플립플롭- S-R 래치에 클럭을 추가한 회로SRCLKQ00Q0(이전 출력값)10101011(입력 금지)c. J-K 플립플롭- J=K=1인 조건을 제외하고, S-R 플립플롭과 동일한 상태를 제어함.- J=K=1인 조건에서 플립플롭은 클럭의 신호에 대하여 항상 출력값을 반전시킴.JKCLKQ00Q0(이전 출력값)10101011Q0’(이전 출력값의 반전)d. D 플립플롭- 오직 하나의 데이터 입력을 갖음.- 클럭이 발생하였을 때, 입력 D의 상태를 Q에 전달함.DCLKQ0011(2) 데이터의 저장과 전송a. 플립플롭- 플립플롭은 데이터를 저장하는 용도로 많이 사용됨.- 데이터: 숫자 값 또는 2진으로 부호화된 여러 종류의 값- 데이터는 일반적으로 레지스터(Register)라고 불리는 플립플롭 그룹에 저장되는데, 데이터를 이 레지스터에 저장하기 위하여 수행하는 동작을 Data transfer라고 함.b. 병렬 데이터 저장/ 전송- 레지스터 A: 4개의 A3, A2, A1, A0 플립플롭으로 구성되어 있음.- 레지스터 B: 4개의 B3, B2, B1, B0 플립플롭으로 구성되어 있음.- 클럭의 Rising Edge에서 레지스터 A에 저장되어 있는 A3, A2, A1, A0 데이터는 레지스터 B의 B3, B2, B1, B0으로 전송됨.- 이런 데이터 전송을 병렬 데이터 전송이라 함.(3) 레지스터a. 직렬입력 / 병렬출력 레지스터- SIPO(Serial Input Parallel Output) Register- 직렬 데이터의 입력을 받아 병렬의 데이터를 출력하는 기능을 함.- N비트의 직렬 입력 / 병렬 출력 레지스터는 N개의 클럭이 발생하는 데이터에 의해서 병렬 데이터가 결정됨.- Shift register 같은 동작을 함.b. 4비트 직렬입력 / 병렬출력 레지스터- 4비트 SIPOCLRNCLKDinQ0Q1Q2Q30XX**************************11(4) Synchronous Counter- 동기식 계수기는 클럭펄스가 인가될 때마다 값을 증가/감소 시키는 회로이며, 주파수 분주기, 타이밍 제어신호 생성 등에 활용.- 동기식 계수기는 모든 플립플롭이 공통 클럭에 의하여 구동되어 설계가 용이하고 동작이 빠름.- Verilog HDL의 +/- 연산자를 이용하여 쉽게 모델링이 가능함.(5) Sequential logic 모델링- always 구문으로만 작성이 가능.- Sensitivity list는 clock, resetn 등이 있음.- non-blocking assignment 사용을 권장.(6) Coding Guidelines- When modeling sequential logic, use nonblocking assignments.- When modeling latches, use nonblocking assignments.- When modeling combo logic with an always block, use blocking assignments.- When modeling both sequential and combo logic within the same always block, use nonblocking assignments.- Do not mix blocking and nonblocking assignments in the same always block.- Do not make assignments to the same variables from more than one always block.2. Materials and Methods가. 실험 장비HBE Combo-II SE3. Prelab(1) 조합(combinational)회로와 순차(sequential)회로의 차이점에 대하여 조사하시오.- 조합논리회로는 입력하는 순간 일련의 처리를 거치고 출력하는 회로이다. 여기서 출력은 같은 시점의 입력의 영향만을 받는다(상태에 대한 정보는 갖고 있지 않고, 오로지 입력신호에 따라 출력을 하게 되어 있으므로 입력신호가 동일하다면 출력신호가 다를 수 없다). 반면에 순차논리회로는 상태값을 설정하고 메모리에 저장하여, 저장된 상태값이 입력으로 들어가 출력하는 회로이다. 여기서 출력은 입력값과 상태값의 영향을 받는다(이전의 상태에 대한 정보를 갖고 있고, 이에 따라 같은 입력을 받는 경우에도 다른 결과를 출력할 수 있다). 따라서 이 둘의 차이점은 입력값의 메모리 저장 유무와 저장된 값이 입력값과 함께 출력에 영향을 미치는 점을 들 수 있다. 쉽게 자판기와 알람시계로 예를 들어보면, 자판기는 [입력: 동전 // 출력: 음료, 거스름돈]이므로 조합논리회로에 해당하고 알람시계는 [입력: 시간설정 // 출력: 알람 // 메모리 저장: 시간]이므로 순차논리회로에 해당한다.(2) SR 래치와 SR 플립플롭에 대하여 timing diagram을 그려서 비교 설명하시오.- SR 래치- SR 플립플롭- SR래치와 SR 플립플롭의 차이는 래치는 레벨 센서티브(level-sensitive) 장치이고, 플립플롭은 에지 센서티브 (edge-sensitive) 장치이며 플립플롭의 경우 래치와는 달리클럭 입력을 가지고 상승에지에서 동작한다는 것이다.(3) Veriolg HDL의 always문 안에서 blocking 할당(‘=’)을 사용하는 경우와 nonblocking 할당(‘

공학/기술| 2022.07.16| 16페이지| 2,000원| 조회(210)

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