[논리회로실험] 실험3. VHDL을 이용한 가산기설계2

목차

5. Reference1. Introduction
2. Design
3. Conclusion
4. Evaluation
5. Reference

본문내용

Introduction

'Ripple Carry Adder'의 경우 n-1번째 FullAdder에서 발생한 carry를 n번째 FullAdder에 넘겨주게 된다. 이는 FullAdder의 개수가 많아지면 연산이 오래 걸리게 된다. 이번 실험에서는 'Ripple Carry Adder'에서 생길 수 있는 문제점을 보완한 'Carry Lookahead Adder'를 설계한다. 즉, carry를 따로 계산해서 연산의 속도를 증가시킬 것이다.

Design

① Describe what your circuit does

이번에 설계할 회로는 'Carry Lookahead Adder'이다. 'Carry Lookahead Adder'는 아래 그림과 같이 구성된다.

<중 략>

이 코드에서 Cin 와 m을 xor 게이트로 묶어주는 수행은 '4bit CLA'에서 일어나는 반면 B와 m을 xor 게이트로 묶어주는 수행은 'GP Full Adder'에서 일어난다. 왜냐하면 Cin 와 m을 xor 게이트로 묶어주는 수행은 CLA 전체적인 측면에서 봤을 때 시작할 때 한번만 수행되면 된다. 하지만 Y와 m을 묶어주는 경우는 각 partial full adder마다 수행되어야 하므로 'GP Full Adder'에서 수행하고 CLA에서 port map을 수행하면 된다. 물론 Y도 CLA에서 변형을 줘도 된다.('GP Full Adder'에서 Y는 '4bit CLA'에서 B이다.)

참고자료

· 수업자료 - 04_가산기+설계(2013).pdf / 김종태 교수님
· 수업자료 - 05_가산기+설계2.pdf / 김종태 교수님
· 수업자료 - 보고서 양식 및 기술내용.pdf / 김종태 교수님
· Digital Systems Design Using VHDL / Charles H. Roth / THOMSON