VHDL을 이용한 디지털시계설계

소개

- VHDL 구문을 이용하여 디지털시계를 설계하는 것이며 7-Segment의 동작원리에 대해서 이해하고, VHDL을 이용한 7-Segment 제어 방법을 익힌다.
- 시계회로를 설계하면서 디지털 제어동작에 대한 이해를 좀 더 실용적으로 할 수 있으며 이것을 토대로 다른 것들을 응용하여 개발할 수 있다.
- 또한 설계하는 과정에서 카운터, 플립플롭 등의 개념들을 이용하면서 회로 동작 이해.
- 디지털시계의 구성요소를 살펴보면서 어떻게 설계할 것인지를 생각한다.
- 트레이닝 키트(Training Kit)를 이용하여 시계를 검증 및 확인한다.
- VHDL구문을 이해하여 다른 기능을 추가하여 본다.

목차

- 개 요 -

1. 전체적인 설계 소개

2. 디지털시계의 설계 이론
2-1. 전체적인 디지털시계 설계
2-2. 동기식 Modulo - N 카운터 설계
2-3. 시간을 표시하기 위한 디코더 설계
2-4. 오전/오후 표시 회로 설계
2-5. 시간 설정 회로
2-6. 7-Segment
2-7. 애노드 공통형 & 캐소드 공통형

3. VHDL을 이용한 디지털시계

4. VHDL Code

5. 실험 결과 및 분석

6. 실험방법(트레이닝 키트)

7. 결론 및 느낀점

본문내용

1. 전체적인 디지털시계설계 소개
- VHDL 구문을 이용하여 디지털시계를 설계하는 것이며 7-Segment의 동작원리에 대해서 이해하고, VHDL을 이용한 7-Segment 제어 방법을 익힌다.
- 시계회로를 설계하면서 디지털 제어동작에 대한 이해를 좀 더 실용적으로 할 수 있으며 이것을 토대로 다른 것들을 응용하여 개발할 수 있다.
- 또한 설계하는 과정에서 카운터, 플립플롭 등의 개념들을 이용하면서 회로 동작 이해.
- 디지털시계의 구성요소를 살펴보면서 어떻게 설계할 것인지를 생각한다.
- 트레이닝 키트(Training Kit)를 이용하여 시계를 검증 및 확인한다.
- VHDL구문을 이해하여 다른 기능을 추가하여 본다.

2. 디지털시계의 설계 이론
1) 전체적인 디지털시계 설계
◇ 오전/오후, 시, 분, 초, 시간설정기능을 나타내는 디지털시계 설계.

◇ 각 카운터마다 1이 증가하는 시점이 다르기 때문에 각 카운터마다
enable 기능을 갖는 카운터를 설계.

◇ enable 카운터의 오동작을 방지하기 위해 출력 E는 입력 E 와 자신의
최대 값을 AND 연산한 결과를 출력으로 내보낸다.

◇ 7-세그먼트를 사용하여 시간 표시.

◇ 오전/오후에는 LED를 사용.

◇ 초와 분 : 6진 카운터, 10진 카운터
시 : 12진 카운터 + 2진수를 입력받아 BCD로 변화하여 출력하는 디코더.
오전/오후 : 12진 카운터의 enable 출력 E를 T-플립플롭의 입력에 연결.

참고자료

· 없음