반가산기, 전가산기, 4비트 전가산기, 전가감산기 설계 (자일링스)

소개

논리회로 4비트 전가감산기를 자일링스를 이용해서 나타냈습니다.
기존의 방식과 다른 기본방법으로 표현해서 자일링스를 공부하시는 분에게도 좋은 파일이 될겁니다.
진리표, 카르노맵, 자일링스 소스 및 시물레이션과 설명까지 다 나와있습니다.

목차

설계 주제
설계 목표
설계 내용
명 세 및 설계범위
제어연산목록
설계 과정
-반가산기
-진리표
-소 스
-시뮬레이션

-전가산기
-진리표
-카르노맵
-소 스
-시뮬레이션

-4비트가산기
-진리표
-카르노맵
-소 스
-시뮬레이션

-4비트가감산기
-진리표
-카르노맵
-소 스
-시뮬레이션
결과분석 및 논의
결론

본문내용

◆ 설계 주제
2개의 4비트 데이터 변수(A, B)와 1개의 제어 신호를 입력 받고, 제어신호에 따라 덧셈과 뺄셈을 선택적으로 수행하는 회로를 설계하고 HDL을 통해 구현한다.

◆ 설계 목표
1. 반가산기와 전가산기의 원리를 이해하고, 진리표를 이용해 식을 도출해낸다.
2. 카르노 맵으로 간략화를 한다.
3. 자일링스 사용법을 숙지하고, 간략화된 식으로 시뮬레이션을 돌린다.

◆ 명세 및 설계범위
4비트 가감산기에서 레지스터 a와 b가 있을 때, 제어신호 x에 의해 결과값이 바뀌는 회로를 만들 것이다.

◆ 제어연산 목록
레지스터 a, b 와 자리올림(carry)의 연산
제어신호 x가 0일 때 가산, 1일 때 감산이 되는 연산

◆ 설계 내용
가감산기는 2개의 n-비트 오퍼랜드 입력 값에 대한 덧셈과 뺄셈 연산을 수행하는 산술 조합회로로써, 제어신호(예, addnsub)에 의해 덧셈(=0)과 뺄셈(=1)을 선택적으로 수행한다. 뺄셈 연산에 대하여 직접적인 뺄셈을 수행하지 않고, 보수 연산과 덧셈 연산을 활용하여 수행한다. 4비트 가감산기의 블록 다이어그램은 그림1과 같다.
- 입력: (1) 2개의 4-비트 오퍼랜드와 (2) 덧셈/뺄셈을 선택하는 제어신호
- 출력: (1) 4-비트의 연산 결과와 (2) 최상위 비트에서의 1-비트 캐리/빌림(Carry/borrow)

그림1. 가감산기의 최상위-레벨 다이어그램
(Adder/Subtractor Top-level Diagram)
그림에서, 입력되는 a[3:0]와 b[3:0] 입력 데이터가 결합하여 덧셈 연산(addnsub=0)과 뺄셈 연산
(addnsub=1)의 결과를 result[3:0]로 생성되며, 1-비트의 캐리/빌림 결과가 result[4]에 생성된다.

참고자료

· 제 10판 지티털 시스템 원리 및 응용(로널드 토스, 닐 위드머, 그레고리 모스)